code.vuplus.com Git - vuplus_openembedded/blob - packages/linux/linux-mainstone/mainstone-keypad.patch

   1 diff -NbBur linux-2.6.25-rc4-orig/arch/arm/mach-pxa/devices.c linux-2.6.25-rc4/arch/arm/mach-pxa/devices.c
   2 --- linux-2.6.25-rc4-orig/arch/arm/mach-pxa/devices.c   2008-03-08 18:25:54.000000000 +0100
   3 +++ linux-2.6.25-rc4/arch/arm/mach-pxa/devices.c        2008-03-08 16:22:35.000000000 +0100
   4 @@ -396,6 +396,31 @@
   5
   6  #if defined(CONFIG_PXA27x) || defined(CONFIG_PXA3xx)
   7
   8 +static struct resource pxa27x_resource_keypad[] = {
   9 +       [0] = {
  10 +               .start  = 0x41500000,
  11 +               .end    = 0x4150004c,
  12 +               .flags  = IORESOURCE_MEM,
  13 +       },
  14 +       [1] = {
  15 +               .start  = IRQ_KEYPAD,
  16 +               .end    = IRQ_KEYPAD,
  17 +               .flags  = IORESOURCE_IRQ,
  18 +       },
  19 +};
  20 +
  21 +struct platform_device pxa27x_device_keypad = {
  22 +       .name           = "pxa27x-keypad",
  23 +       .id             = -1,
  24 +       .resource       = pxa27x_resource_keypad,
  25 +       .num_resources  = ARRAY_SIZE(pxa27x_resource_keypad),
  26 +};
  27 +
  28 +void __init pxa_set_keypad_info(struct pxa27x_keypad_platform_data *info)
  29 +{
  30 +       pxa_register_device(&pxa27x_device_keypad, info);
  31 +}
  32 +
  33  static u64 pxa27x_ohci_dma_mask = DMA_BIT_MASK(32);
  34
  35  static struct resource pxa27x_resource_ohci[] = {
  36 diff -NbBur linux-2.6.25-rc4-orig/arch/arm/mach-pxa/devices.h linux-2.6.25-rc4/arch/arm/mach-pxa/devices.h
  37 --- linux-2.6.25-rc4-orig/arch/arm/mach-pxa/devices.h   2008-03-08 18:25:54.000000000 +0100
  38 +++ linux-2.6.25-rc4/arch/arm/mach-pxa/devices.h        2008-03-08 16:22:35.000000000 +0100
  39 @@ -14,6 +14,7 @@
  40
  41  extern struct platform_device pxa27x_device_i2c_power;
  42  extern struct platform_device pxa27x_device_ohci;
  43 +extern struct platform_device pxa27x_device_keypad;
  44
  45  extern struct platform_device pxa25x_device_ssp;
  46  extern struct platform_device pxa25x_device_nssp;
  47 diff -NbBur linux-2.6.25-rc4-orig/arch/arm/mach-pxa/mainstone.c linux-2.6.25-rc4/arch/arm/mach-pxa/mainstone.c
  48 --- linux-2.6.25-rc4-orig/arch/arm/mach-pxa/mainstone.c 2008-03-08 18:25:54.000000000 +0100
  49 +++ linux-2.6.25-rc4/arch/arm/mach-pxa/mainstone.c      2008-03-08 16:11:42.000000000 +0100
  50 @@ -46,6 +46,7 @@
  51  #include <asm/arch/mmc.h>
  52  #include <asm/arch/irda.h>
  53  #include <asm/arch/ohci.h>
  54 +#include <asm/arch/pxa27x_keypad.h>
  55
  56  #include "generic.h"
  57  #include "devices.h"
  58 @@ -460,6 +461,72 @@
  59         .init           = mainstone_ohci_init,
  60  };
  61
  62 +#if defined(CONFIG_KEYBOARD_PXA27x) || defined(CONFIG_KEYBOARD_PXA27x_MODULES)
  63 +static unsigned int mainstone_matrix_keys[] = {
  64 +       KEY(0, 0, KEY_A), KEY(1, 0, KEY_B), KEY(2, 0, KEY_C),
  65 +       KEY(3, 0, KEY_D), KEY(4, 0, KEY_E), KEY(5, 0, KEY_F),
  66 +       KEY(0, 1, KEY_G), KEY(1, 1, KEY_H), KEY(2, 1, KEY_I),
  67 +       KEY(3, 1, KEY_J), KEY(4, 1, KEY_K), KEY(5, 1, KEY_L),
  68 +       KEY(0, 2, KEY_M), KEY(1, 2, KEY_N), KEY(2, 2, KEY_O),
  69 +       KEY(3, 2, KEY_P), KEY(4, 2, KEY_Q), KEY(5, 2, KEY_R),
  70 +       KEY(0, 3, KEY_S), KEY(1, 3, KEY_T), KEY(2, 3, KEY_U),
  71 +       KEY(3, 3, KEY_V), KEY(4, 3, KEY_W), KEY(5, 3, KEY_X),
  72 +       KEY(2, 4, KEY_Y), KEY(3, 4, KEY_Z),
  73 +
  74 +       KEY(0, 4, KEY_DOT),     /* . */
  75 +       KEY(1, 4, KEY_CLOSE),   /* @ */
  76 +       KEY(4, 4, KEY_SLASH),
  77 +       KEY(5, 4, KEY_BACKSLASH),
  78 +       KEY(0, 5, KEY_HOME),
  79 +       KEY(1, 5, KEY_LEFTSHIFT),
  80 +       KEY(2, 5, KEY_SPACE),
  81 +       KEY(3, 5, KEY_SPACE),
  82 +       KEY(4, 5, KEY_ENTER),
  83 +       KEY(5, 5, KEY_BACKSPACE),
  84 +
  85 +       KEY(0, 6, KEY_UP),
  86 +       KEY(1, 6, KEY_DOWN),
  87 +       KEY(2, 6, KEY_LEFT),
  88 +       KEY(3, 6, KEY_RIGHT),
  89 +       KEY(4, 6, KEY_SELECT),
  90 +};
  91 +
  92 +struct pxa27x_keypad_platform_data mainstone_keypad_info = {
  93 +       .matrix_key_rows        = 6,
  94 +       .matrix_key_cols        = 7,
  95 +       .matrix_key_map         = mainstone_matrix_keys,
  96 +       .matrix_key_map_size    = ARRAY_SIZE(mainstone_matrix_keys),
  97 +
  98 +       .enable_rotary0         = 1,
  99 +       .rotary0_up_key         = KEY_UP,
 100 +       .rotary0_down_key       = KEY_DOWN,
 101 +
 102 +       .debounce_interval      = 30,
 103 +};
 104 +
 105 +static void __init mainstone_init_keypad(void)
 106 +{
 107 +       pxa_gpio_mode(100 | GPIO_ALT_FN_1_IN);  /* MKIN0 */
 108 +       pxa_gpio_mode(101 | GPIO_ALT_FN_1_IN);  /* MKIN1 */
 109 +       pxa_gpio_mode(102 | GPIO_ALT_FN_1_IN);  /* MKIN2 */
 110 +       pxa_gpio_mode( 97 | GPIO_ALT_FN_3_IN);  /* MKIN3 */
 111 +       pxa_gpio_mode( 98 | GPIO_ALT_FN_3_IN);  /* MKIN4 */
 112 +       pxa_gpio_mode( 99 | GPIO_ALT_FN_3_IN);  /* MKIN5 */
 113 +       pxa_gpio_mode(103 | GPIO_ALT_FN_2_OUT); /* MKOUT0 */
 114 +       pxa_gpio_mode(104 | GPIO_ALT_FN_2_OUT); /* MKOUT1 */
 115 +       pxa_gpio_mode(105 | GPIO_ALT_FN_2_OUT); /* MKOUT2 */
 116 +       pxa_gpio_mode(106 | GPIO_ALT_FN_2_OUT); /* MKOUT3 */
 117 +       pxa_gpio_mode(107 | GPIO_ALT_FN_2_OUT); /* MKOUT4 */
 118 +       pxa_gpio_mode(108 | GPIO_ALT_FN_2_OUT); /* MKOUT5 */
 119 +       pxa_gpio_mode( 93 | GPIO_ALT_FN_1_IN);  /* DKIN0 */
 120 +       pxa_gpio_mode( 94 | GPIO_ALT_FN_1_IN);  /* DKIN1 */
 121 +
 122 +       pxa_set_keypad_info(&mainstone_keypad_info);
 123 +}
 124 +#else
 125 +static inline void mainstone_init_keypad(void) { }
 126 +#endif
 127 +
 128  static void __init mainstone_init(void)
 129  {
 130         int SW7 = 0;  /* FIXME: get from SCR (Mst doc section 3.2.1.1) */
 131 @@ -520,6 +587,8 @@
 132         pxa_set_mci_info(&mainstone_mci_platform_data);
 133         pxa_set_ficp_info(&mainstone_ficp_platform_data);
 134         pxa_set_ohci_info(&mainstone_ohci_platform_data);
 135 +
 136 +       mainstone_init_keypad();
 137  }
 138
 139
 140 diff -NbBur linux-2.6.25-rc4-orig/arch/arm/mach-pxa/pxa27x.c linux-2.6.25-rc4/arch/arm/mach-pxa/pxa27x.c
 141 --- linux-2.6.25-rc4-orig/arch/arm/mach-pxa/pxa27x.c    2008-03-08 18:25:54.000000000 +0100
 142 +++ linux-2.6.25-rc4/arch/arm/mach-pxa/pxa27x.c 2008-03-08 16:22:35.000000000 +0100
 143 @@ -151,7 +151,7 @@
 144
 145         INIT_CKEN("USBCLK", USBHOST, 48000000, 0, &pxa27x_device_ohci.dev),
 146         INIT_CKEN("I2CCLK", PWRI2C, 13000000, 0, &pxa27x_device_i2c_power.dev),
 147 -       INIT_CKEN("KBDCLK", KEYPAD, 32768, 0, NULL),
 148 +       INIT_CKEN("KBDCLK", KEYPAD, 32768, 0, &pxa27x_device_keypad.dev),
 149
 150         INIT_CKEN("SSPCLK", SSP1, 13000000, 0, &pxa27x_device_ssp1.dev),
 151         INIT_CKEN("SSPCLK", SSP2, 13000000, 0, &pxa27x_device_ssp2.dev),
 152 diff -NbBur linux-2.6.25-rc4-orig/arch/arm/mach-pxa/pxa3xx.c linux-2.6.25-rc4/arch/arm/mach-pxa/pxa3xx.c
 153 --- linux-2.6.25-rc4-orig/arch/arm/mach-pxa/pxa3xx.c    2008-03-08 18:25:54.000000000 +0100
 154 +++ linux-2.6.25-rc4/arch/arm/mach-pxa/pxa3xx.c 2008-03-08 16:22:35.000000000 +0100
 155 @@ -185,6 +185,7 @@
 156         PXA3xx_CKEN("I2CCLK", I2C,  32842000, 0, &pxa_device_i2c.dev),
 157         PXA3xx_CKEN("UDCCLK", UDC,  48000000, 5, &pxa_device_udc.dev),
 158         PXA3xx_CKEN("USBCLK", USBH, 48000000, 0, &pxa27x_device_ohci.dev),
 159 +       PXA3xx_CKEN("KBDCLK", KEYPAD,  32768, 0, &pxa27x_device_keypad.dev),
 160
 161         PXA3xx_CKEN("SSPCLK", SSP1, 13000000, 0, &pxa27x_device_ssp1.dev),
 162         PXA3xx_CKEN("SSPCLK", SSP2, 13000000, 0, &pxa27x_device_ssp2.dev),
 163 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/akita.h linux-2.6.25-rc4/include/asm-arm/arch/akita.h
 164 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/akita.h  1970-01-01 01:00:00.000000000 +0100
 165 +++ linux-2.6.25-rc4/include/asm-arm/arch/akita.h       2008-02-26 01:20:20.000000000 +0100
 166 @@ -0,0 +1,32 @@
 167 +/*
 168 + * Hardware specific definitions for SL-C1000 (Akita)
 169 + *
 170 + * Copyright (c) 2005 Richard Purdie
 171 + *
 172 + * This program is free software; you can redistribute it and/or modify
 173 + * it under the terms of the GNU General Public License version 2 as
 174 + * published by the Free Software Foundation.
 175 + *
 176 + */
 177 +
 178 +/* Akita IO Expander GPIOs */
 179 +
 180 +#define AKITA_IOEXP_RESERVED_7      (1 << 7)
 181 +#define AKITA_IOEXP_IR_ON           (1 << 6)
 182 +#define AKITA_IOEXP_AKIN_PULLUP     (1 << 5)
 183 +#define AKITA_IOEXP_BACKLIGHT_CONT  (1 << 4)
 184 +#define AKITA_IOEXP_BACKLIGHT_ON    (1 << 3)
 185 +#define AKITA_IOEXP_MIC_BIAS        (1 << 2)
 186 +#define AKITA_IOEXP_RESERVED_1      (1 << 1)
 187 +#define AKITA_IOEXP_RESERVED_0      (1 << 0)
 188 +
 189 +/* Direction Bitfield  0=output  1=input */
 190 +#define AKITA_IOEXP_IO_DIR     0
 191 +/* Default Values */
 192 +#define AKITA_IOEXP_IO_OUT     (AKITA_IOEXP_IR_ON | AKITA_IOEXP_AKIN_PULLUP)
 193 +
 194 +extern struct platform_device akitaioexp_device;
 195 +
 196 +void akita_set_ioexp(struct device *dev, unsigned char bitmask);
 197 +void akita_reset_ioexp(struct device *dev, unsigned char bitmask);
 198 +
 199 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/audio.h linux-2.6.25-rc4/include/asm-arm/arch/audio.h
 200 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/audio.h  1970-01-01 01:00:00.000000000 +0100
 201 +++ linux-2.6.25-rc4/include/asm-arm/arch/audio.h       2008-03-08 16:11:19.000000000 +0100
 202 @@ -0,0 +1,15 @@
 203 +#ifndef __ASM_ARCH_AUDIO_H__
 204 +#define __ASM_ARCH_AUDIO_H__
 205 +
 206 +#include <sound/core.h>
 207 +#include <sound/pcm.h>
 208 +
 209 +typedef struct {
 210 +       int (*startup)(struct snd_pcm_substream *, void *);
 211 +       void (*shutdown)(struct snd_pcm_substream *, void *);
 212 +       void (*suspend)(void *);
 213 +       void (*resume)(void *);
 214 +       void *priv;
 215 +} pxa2xx_audio_ops_t;
 216 +
 217 +#endif
 218 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/bitfield.h linux-2.6.25-rc4/include/asm-arm/arch/bitfield.h
 219 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/bitfield.h       1970-01-01 01:00:00.000000000 +0100
 220 +++ linux-2.6.25-rc4/include/asm-arm/arch/bitfield.h    2008-02-26 01:20:20.000000000 +0100
 221 @@ -0,0 +1,113 @@
 222 +/*
 223 + *     FILE            bitfield.h
 224 + *
 225 + *     Version         1.1
 226 + *     Author          Copyright (c) Marc A. Viredaz, 1998
 227 + *                     DEC Western Research Laboratory, Palo Alto, CA
 228 + *     Date            April 1998 (April 1997)
 229 + *     System          Advanced RISC Machine (ARM)
 230 + *     Language        C or ARM Assembly
 231 + *     Purpose         Definition of macros to operate on bit fields.
 232 + */
 233 +
 234 +
 235 +
 236 +#ifndef __BITFIELD_H
 237 +#define __BITFIELD_H
 238 +
 239 +#ifndef __ASSEMBLY__
 240 +#define UData(Data)    ((unsigned long) (Data))
 241 +#else
 242 +#define UData(Data)    (Data)
 243 +#endif
 244 +
 245 +
 246 +/*
 247 + * MACRO: Fld
 248 + *
 249 + * Purpose
 250 + *    The macro "Fld" encodes a bit field, given its size and its shift value
 251 + *    with respect to bit 0.
 252 + *
 253 + * Note
 254 + *    A more intuitive way to encode bit fields would have been to use their
 255 + *    mask. However, extracting size and shift value information from a bit
 256 + *    field's mask is cumbersome and might break the assembler (255-character
 257 + *    line-size limit).
 258 + *
 259 + * Input
 260 + *    Size             Size of the bit field, in number of bits.
 261 + *    Shft             Shift value of the bit field with respect to bit 0.
 262 + *
 263 + * Output
 264 + *    Fld              Encoded bit field.
 265 + */
 266 +
 267 +#define Fld(Size, Shft)        (((Size) << 16) + (Shft))
 268 +
 269 +
 270 +/*
 271 + * MACROS: FSize, FShft, FMsk, FAlnMsk, F1stBit
 272 + *
 273 + * Purpose
 274 + *    The macros "FSize", "FShft", "FMsk", "FAlnMsk", and "F1stBit" return
 275 + *    the size, shift value, mask, aligned mask, and first bit of a
 276 + *    bit field.
 277 + *
 278 + * Input
 279 + *    Field            Encoded bit field (using the macro "Fld").
 280 + *
 281 + * Output
 282 + *    FSize            Size of the bit field, in number of bits.
 283 + *    FShft            Shift value of the bit field with respect to bit 0.
 284 + *    FMsk             Mask for the bit field.
 285 + *    FAlnMsk          Mask for the bit field, aligned on bit 0.
 286 + *    F1stBit          First bit of the bit field.
 287 + */
 288 +
 289 +#define FSize(Field)   ((Field) >> 16)
 290 +#define FShft(Field)   ((Field) & 0x0000FFFF)
 291 +#define FMsk(Field)    (((UData (1) << FSize (Field)) - 1) << FShft (Field))
 292 +#define FAlnMsk(Field) ((UData (1) << FSize (Field)) - 1)
 293 +#define F1stBit(Field) (UData (1) << FShft (Field))
 294 +
 295 +
 296 +/*
 297 + * MACRO: FInsrt
 298 + *
 299 + * Purpose
 300 + *    The macro "FInsrt" inserts a value into a bit field by shifting the
 301 + *    former appropriately.
 302 + *
 303 + * Input
 304 + *    Value            Bit-field value.
 305 + *    Field            Encoded bit field (using the macro "Fld").
 306 + *
 307 + * Output
 308 + *    FInsrt           Bit-field value positioned appropriately.
 309 + */
 310 +
 311 +#define FInsrt(Value, Field) \
 312 +                       (UData (Value) << FShft (Field))
 313 +
 314 +
 315 +/*
 316 + * MACRO: FExtr
 317 + *
 318 + * Purpose
 319 + *    The macro "FExtr" extracts the value of a bit field by masking and
 320 + *    shifting it appropriately.
 321 + *
 322 + * Input
 323 + *    Data             Data containing the bit-field to be extracted.
 324 + *    Field            Encoded bit field (using the macro "Fld").
 325 + *
 326 + * Output
 327 + *    FExtr            Bit-field value.
 328 + */
 329 +
 330 +#define FExtr(Data, Field) \
 331 +                       ((UData (Data) >> FShft (Field)) & FAlnMsk (Field))
 332 +
 333 +
 334 +#endif /* __BITFIELD_H */
 335 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/cm-x270.h linux-2.6.25-rc4/include/asm-arm/arch/cm-x270.h
 336 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/cm-x270.h        1970-01-01 01:00:00.000000000 +0100
 337 +++ linux-2.6.25-rc4/include/asm-arm/arch/cm-x270.h     2008-02-26 01:20:20.000000000 +0100
 338 @@ -0,0 +1,50 @@
 339 +/*
 340 + * linux/include/asm/arch-pxa/cm-x270.h
 341 + *
 342 + * Copyright Compulab Ltd., 2003, 2007
 343 + * Mike Rapoport <mike@compulab.co.il>
 344 + *
 345 + * This program is free software; you can redistribute it and/or modify
 346 + * it under the terms of the GNU General Public License version 2 as
 347 + * published by the Free Software Foundation.
 348 + */
 349 +
 350 +
 351 +/* CM-x270 device physical addresses */
 352 +#define CMX270_CS1_PHYS                (PXA_CS1_PHYS)
 353 +#define MARATHON_PHYS          (PXA_CS2_PHYS)
 354 +#define CMX270_IDE104_PHYS     (PXA_CS3_PHYS)
 355 +#define CMX270_IT8152_PHYS     (PXA_CS4_PHYS)
 356 +
 357 +/* Statically mapped regions */
 358 +#define CMX270_VIRT_BASE               (0xe8000000)
 359 +#define CMX270_IT8152_VIRT             (CMX270_VIRT_BASE)
 360 +#define CMX270_IDE104_VIRT             (CMX270_IT8152_VIRT + SZ_64M)
 361 +
 362 +/* GPIO related definitions */
 363 +#define GPIO_IT8152_IRQ                        (22)
 364 +
 365 +#define IRQ_GPIO_IT8152_IRQ    IRQ_GPIO(GPIO_IT8152_IRQ)
 366 +#define PME_IRQ                        IRQ_GPIO(0)
 367 +#define CMX270_IDE_IRQ         IRQ_GPIO(100)
 368 +#define CMX270_GPIRQ1          IRQ_GPIO(101)
 369 +#define CMX270_TOUCHIRQ                IRQ_GPIO(96)
 370 +#define CMX270_ETHIRQ          IRQ_GPIO(10)
 371 +#define CMX270_GFXIRQ          IRQ_GPIO(95)
 372 +#define CMX270_NANDIRQ         IRQ_GPIO(89)
 373 +#define CMX270_MMC_IRQ         IRQ_GPIO(83)
 374 +
 375 +/* PCMCIA related definitions */
 376 +#define PCC_DETECT(x)  (GPLR(84 - (x)) & GPIO_bit(84 - (x)))
 377 +#define PCC_READY(x)   (GPLR(82 - (x)) & GPIO_bit(82 - (x)))
 378 +
 379 +#define PCMCIA_S0_CD_VALID             IRQ_GPIO(84)
 380 +#define PCMCIA_S0_CD_VALID_EDGE                GPIO_BOTH_EDGES
 381 +
 382 +#define PCMCIA_S1_CD_VALID             IRQ_GPIO(83)
 383 +#define PCMCIA_S1_CD_VALID_EDGE                GPIO_BOTH_EDGES
 384 +
 385 +#define PCMCIA_S0_RDYINT               IRQ_GPIO(82)
 386 +#define PCMCIA_S1_RDYINT               IRQ_GPIO(81)
 387 +
 388 +#define PCMCIA_RESET_GPIO              53
 389 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/colibri.h linux-2.6.25-rc4/include/asm-arm/arch/colibri.h
 390 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/colibri.h        1970-01-01 01:00:00.000000000 +0100
 391 +++ linux-2.6.25-rc4/include/asm-arm/arch/colibri.h     2008-03-08 16:11:19.000000000 +0100
 392 @@ -0,0 +1,19 @@
 393 +#ifndef _COLIBRI_H_
 394 +#define _COLIBRI_H_
 395 +
 396 +/* physical memory regions */
 397 +#define COLIBRI_FLASH_PHYS     (PXA_CS0_PHYS)  /* Flash region */
 398 +#define COLIBRI_ETH_PHYS       (PXA_CS2_PHYS)  /* Ethernet DM9000 region */
 399 +#define COLIBRI_SDRAM_BASE     0xa0000000      /* SDRAM region */
 400 +
 401 +/* virtual memory regions */
 402 +#define COLIBRI_DISK_VIRT      0xF0000000      /* Disk On Chip region */
 403 +
 404 +/* size of flash */
 405 +#define COLIBRI_FLASH_SIZE     0x02000000      /* Flash size 32 MB */
 406 +
 407 +/* Ethernet Controller Davicom DM9000 */
 408 +#define GPIO_DM9000            114
 409 +#define COLIBRI_ETH_IRQ        IRQ_GPIO(GPIO_DM9000)
 410 +
 411 +#endif /* _COLIBRI_H_ */
 412 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/corgi.h linux-2.6.25-rc4/include/asm-arm/arch/corgi.h
 413 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/corgi.h  1970-01-01 01:00:00.000000000 +0100
 414 +++ linux-2.6.25-rc4/include/asm-arm/arch/corgi.h       2008-03-08 16:11:19.000000000 +0100
 415 @@ -0,0 +1,109 @@
 416 +/*
 417 + * Hardware specific definitions for SL-C7xx series of PDAs
 418 + *
 419 + * Copyright (c) 2004-2005 Richard Purdie
 420 + *
 421 + * Based on Sharp's 2.4 kernel patches
 422 + *
 423 + * This program is free software; you can redistribute it and/or modify
 424 + * it under the terms of the GNU General Public License version 2 as
 425 + * published by the Free Software Foundation.
 426 + *
 427 + */
 428 +#ifndef __ASM_ARCH_CORGI_H
 429 +#define __ASM_ARCH_CORGI_H  1
 430 +
 431 +
 432 +/*
 433 + * Corgi (Non Standard) GPIO Definitions
 434 + */
 435 +#define CORGI_GPIO_KEY_INT                     (0)     /* Keyboard Interrupt */
 436 +#define CORGI_GPIO_AC_IN                       (1) /* Charger Detection */
 437 +#define CORGI_GPIO_WAKEUP                      (3) /* System wakeup notification? */
 438 +#define CORGI_GPIO_AK_INT                      (4)     /* Headphone Jack Control Interrupt */
 439 +#define CORGI_GPIO_TP_INT                      (5)     /* Touch Panel Interrupt */
 440 +#define CORGI_GPIO_nSD_WP                      (7) /* SD Write Protect? */
 441 +#define CORGI_GPIO_nSD_DETECT          (9) /* MMC/SD Card Detect */
 442 +#define CORGI_GPIO_nSD_INT                     (10) /* SD Interrupt for SDIO? */
 443 +#define CORGI_GPIO_MAIN_BAT_LOW                (11) /* Main Battery Low Notification */
 444 +#define CORGI_GPIO_BAT_COVER           (11) /* Battery Cover Detect */
 445 +#define CORGI_GPIO_LED_ORANGE          (13) /* Orange LED Control */
 446 +#define CORGI_GPIO_CF_CD                       (14) /* Compact Flash Card Detect */
 447 +#define CORGI_GPIO_CHRG_FULL           (16) /* Charging Complete Notification */
 448 +#define CORGI_GPIO_CF_IRQ                      (17) /* Compact Flash Interrupt */
 449 +#define CORGI_GPIO_LCDCON_CS           (19) /* LCD Control Chip Select */
 450 +#define CORGI_GPIO_MAX1111_CS          (20) /* MAX1111 Chip Select */
 451 +#define CORGI_GPIO_ADC_TEMP_ON         (21) /* Select battery voltage or temperature */
 452 +#define CORGI_GPIO_IR_ON                       (22) /* Enable IR Transciever */
 453 +#define CORGI_GPIO_ADS7846_CS          (24) /* ADS7846 Chip Select */
 454 +#define CORGI_GPIO_SD_PWR                      (33) /* MMC/SD Power */
 455 +#define CORGI_GPIO_CHRG_ON                     (38) /* Enable battery Charging */
 456 +#define CORGI_GPIO_DISCHARGE_ON                (42) /* Enable battery Discharge */
 457 +#define CORGI_GPIO_CHRG_UKN                    (43) /* Unknown Charging (Bypass Control?) */
 458 +#define CORGI_GPIO_HSYNC                       (44) /* LCD HSync Pulse */
 459 +#define CORGI_GPIO_USB_PULLUP          (45) /* USB show presence to host */
 460 +
 461 +
 462 +/*
 463 + * Corgi Keyboard Definitions
 464 + */
 465 +#define CORGI_KEY_STROBE_NUM           (12)
 466 +#define CORGI_KEY_SENSE_NUM                    (8)
 467 +#define CORGI_GPIO_ALL_STROBE_BIT      (0x00003ffc)
 468 +#define CORGI_GPIO_HIGH_SENSE_BIT      (0xfc000000)
 469 +#define CORGI_GPIO_HIGH_SENSE_RSHIFT   (26)
 470 +#define CORGI_GPIO_LOW_SENSE_BIT       (0x00000003)
 471 +#define CORGI_GPIO_LOW_SENSE_LSHIFT    (6)
 472 +#define CORGI_GPIO_STROBE_BIT(a)       GPIO_bit(66+(a))
 473 +#define CORGI_GPIO_SENSE_BIT(a)                GPIO_bit(58+(a))
 474 +#define CORGI_GAFR_ALL_STROBE_BIT      (0x0ffffff0)
 475 +#define CORGI_GAFR_HIGH_SENSE_BIT      (0xfff00000)
 476 +#define CORGI_GAFR_LOW_SENSE_BIT       (0x0000000f)
 477 +#define CORGI_GPIO_KEY_SENSE(a)                (58+(a))
 478 +#define CORGI_GPIO_KEY_STROBE(a)       (66+(a))
 479 +
 480 +
 481 +/*
 482 + * Corgi Interrupts
 483 + */
 484 +#define CORGI_IRQ_GPIO_KEY_INT         IRQ_GPIO(0)
 485 +#define CORGI_IRQ_GPIO_AC_IN           IRQ_GPIO(1)
 486 +#define CORGI_IRQ_GPIO_WAKEUP          IRQ_GPIO(3)
 487 +#define CORGI_IRQ_GPIO_AK_INT          IRQ_GPIO(4)
 488 +#define CORGI_IRQ_GPIO_TP_INT          IRQ_GPIO(5)
 489 +#define CORGI_IRQ_GPIO_nSD_DETECT      IRQ_GPIO(9)
 490 +#define CORGI_IRQ_GPIO_nSD_INT         IRQ_GPIO(10)
 491 +#define CORGI_IRQ_GPIO_MAIN_BAT_LOW    IRQ_GPIO(11)
 492 +#define CORGI_IRQ_GPIO_CF_CD           IRQ_GPIO(14)
 493 +#define CORGI_IRQ_GPIO_CHRG_FULL       IRQ_GPIO(16)    /* Battery fully charged */
 494 +#define CORGI_IRQ_GPIO_CF_IRQ          IRQ_GPIO(17)
 495 +#define CORGI_IRQ_GPIO_KEY_SENSE(a)    IRQ_GPIO(58+(a))        /* Keyboard Sense lines */
 496 +
 497 +
 498 +/*
 499 + * Corgi SCOOP GPIOs and Config
 500 + */
 501 +#define CORGI_SCP_LED_GREEN            SCOOP_GPCR_PA11
 502 +#define CORGI_SCP_SWA                  SCOOP_GPCR_PA12  /* Hinge Switch A */
 503 +#define CORGI_SCP_SWB                  SCOOP_GPCR_PA13  /* Hinge Switch B */
 504 +#define CORGI_SCP_MUTE_L               SCOOP_GPCR_PA14
 505 +#define CORGI_SCP_MUTE_R               SCOOP_GPCR_PA15
 506 +#define CORGI_SCP_AKIN_PULLUP  SCOOP_GPCR_PA16
 507 +#define CORGI_SCP_APM_ON               SCOOP_GPCR_PA17
 508 +#define CORGI_SCP_BACKLIGHT_CONT       SCOOP_GPCR_PA18
 509 +#define CORGI_SCP_MIC_BIAS             SCOOP_GPCR_PA19
 510 +
 511 +#define CORGI_SCOOP_IO_DIR     ( CORGI_SCP_LED_GREEN | CORGI_SCP_MUTE_L | CORGI_SCP_MUTE_R | \
 512 +                       CORGI_SCP_AKIN_PULLUP | CORGI_SCP_APM_ON | CORGI_SCP_BACKLIGHT_CONT | \
 513 +                       CORGI_SCP_MIC_BIAS )
 514 +#define CORGI_SCOOP_IO_OUT     ( CORGI_SCP_MUTE_L | CORGI_SCP_MUTE_R )
 515 +
 516 +
 517 +/*
 518 + * Shared data structures
 519 + */
 520 +extern struct platform_device corgiscoop_device;
 521 +extern struct platform_device corgissp_device;
 522 +
 523 +#endif /* __ASM_ARCH_CORGI_H  */
 524 +
 525 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/debug-macro.S linux-2.6.25-rc4/include/asm-arm/arch/debug-macro.S
 526 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/debug-macro.S    1970-01-01 01:00:00.000000000 +0100
 527 +++ linux-2.6.25-rc4/include/asm-arm/arch/debug-macro.S 2008-02-26 01:20:20.000000000 +0100
 528 @@ -0,0 +1,25 @@
 529 +/* linux/include/asm-arm/arch-pxa/debug-macro.S
 530 + *
 531 + * Debugging macro include header
 532 + *
 533 + *  Copyright (C) 1994-1999 Russell King
 534 + *  Moved from linux/arch/arm/kernel/debug.S by Ben Dooks
 535 + *
 536 + * This program is free software; you can redistribute it and/or modify
 537 + * it under the terms of the GNU General Public License version 2 as
 538 + * published by the Free Software Foundation.
 539 + *
 540 +*/
 541 +
 542 +#include "hardware.h"
 543 +
 544 +               .macro  addruart,rx
 545 +               mrc     p15, 0, \rx, c1, c0
 546 +               tst     \rx, #1                 @ MMU enabled?
 547 +               moveq   \rx, #0x40000000                @ physical
 548 +               movne   \rx, #io_p2v(0x40000000)        @ virtual
 549 +               orr     \rx, \rx, #0x00100000
 550 +               .endm
 551 +
 552 +#define UART_SHIFT     2
 553 +#include <asm/hardware/debug-8250.S>
 554 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/dma.h linux-2.6.25-rc4/include/asm-arm/arch/dma.h
 555 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/dma.h    1970-01-01 01:00:00.000000000 +0100
 556 +++ linux-2.6.25-rc4/include/asm-arm/arch/dma.h 2008-02-26 01:20:20.000000000 +0100
 557 @@ -0,0 +1,50 @@
 558 +/*
 559 + *  linux/include/asm-arm/arch-pxa/dma.h
 560 + *
 561 + *  Author:    Nicolas Pitre
 562 + *  Created:   Jun 15, 2001
 563 + *  Copyright: MontaVista Software, Inc.
 564 + *
 565 + * This program is free software; you can redistribute it and/or modify
 566 + * it under the terms of the GNU General Public License version 2 as
 567 + * published by the Free Software Foundation.
 568 + */
 569 +#ifndef __ASM_ARCH_DMA_H
 570 +#define __ASM_ARCH_DMA_H
 571 +
 572 +/*
 573 + * Descriptor structure for PXA's DMA engine
 574 + * Note: this structure must always be aligned to a 16-byte boundary.
 575 + */
 576 +
 577 +typedef struct pxa_dma_desc {
 578 +       volatile u32 ddadr;     /* Points to the next descriptor + flags */
 579 +       volatile u32 dsadr;     /* DSADR value for the current transfer */
 580 +       volatile u32 dtadr;     /* DTADR value for the current transfer */
 581 +       volatile u32 dcmd;      /* DCMD value for the current transfer */
 582 +} pxa_dma_desc;
 583 +
 584 +typedef enum {
 585 +       DMA_PRIO_HIGH = 0,
 586 +       DMA_PRIO_MEDIUM = 1,
 587 +       DMA_PRIO_LOW = 2
 588 +} pxa_dma_prio;
 589 +
 590 +#if defined(CONFIG_MACH_ARMCORE) && defined(CONFIG_PCI)
 591 +#define HAVE_ARCH_PCI_SET_DMA_MASK     1
 592 +#endif
 593 +
 594 +/*
 595 + * DMA registration
 596 + */
 597 +
 598 +int __init pxa_init_dma(int num_ch);
 599 +
 600 +int pxa_request_dma (char *name,
 601 +                        pxa_dma_prio prio,
 602 +                        void (*irq_handler)(int, void *),
 603 +                        void *data);
 604 +
 605 +void pxa_free_dma (int dma_ch);
 606 +
 607 +#endif /* _ASM_ARCH_DMA_H */
 608 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/entry-macro.S linux-2.6.25-rc4/include/asm-arm/arch/entry-macro.S
 609 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/entry-macro.S    1970-01-01 01:00:00.000000000 +0100
 610 +++ linux-2.6.25-rc4/include/asm-arm/arch/entry-macro.S 2008-03-08 16:11:19.000000000 +0100
 611 @@ -0,0 +1,57 @@
 612 +/*
 613 + * include/asm-arm/arch-pxa/entry-macro.S
 614 + *
 615 + * Low-level IRQ helper macros for PXA-based platforms
 616 + *
 617 + * This file is licensed under  the terms of the GNU General Public
 618 + * License version 2. This program is licensed "as is" without any
 619 + * warranty of any kind, whether express or implied.
 620 + */
 621 +#include <asm/hardware.h>
 622 +#include <asm/arch/irqs.h>
 623 +
 624 +               .macro  disable_fiq
 625 +               .endm
 626 +
 627 +               .macro  get_irqnr_preamble, base, tmp
 628 +               .endm
 629 +
 630 +               .macro  arch_ret_to_user, tmp1, tmp2
 631 +               .endm
 632 +
 633 +               .macro  get_irqnr_and_base, irqnr, irqstat, base, tmp
 634 +               mrc     p15, 0, \tmp, c0, c0, 0         @ CPUID
 635 +               mov     \tmp, \tmp, lsr #13
 636 +               and     \tmp, \tmp, #0x7                @ Core G
 637 +               cmp     \tmp, #1
 638 +               bhi     1004f
 639 +
 640 +               mov     \base, #io_p2v(0x40000000)      @ IIR Ctl = 0x40d00000
 641 +               add     \base, \base, #0x00d00000
 642 +               ldr     \irqstat, [\base, #0]           @ ICIP
 643 +               ldr     \irqnr, [\base, #4]             @ ICMR
 644 +               b       1002f
 645 +
 646 +1004:
 647 +               mrc     p6, 0, \irqstat, c6, c0, 0      @ ICIP2
 648 +               mrc     p6, 0, \irqnr, c7, c0, 0        @ ICMR2
 649 +               ands    \irqnr, \irqstat, \irqnr
 650 +               beq     1003f
 651 +               rsb     \irqstat, \irqnr, #0
 652 +               and     \irqstat, \irqstat, \irqnr
 653 +               clz     \irqnr, \irqstat
 654 +               rsb     \irqnr, \irqnr, #31
 655 +               add     \irqnr, \irqnr, #32
 656 +               b       1001f
 657 +1003:
 658 +               mrc     p6, 0, \irqstat, c0, c0, 0      @ ICIP
 659 +               mrc     p6, 0, \irqnr, c1, c0, 0        @ ICMR
 660 +1002:
 661 +               ands    \irqnr, \irqstat, \irqnr
 662 +               beq     1001f
 663 +               rsb     \irqstat, \irqnr, #0
 664 +               and     \irqstat, \irqstat, \irqnr
 665 +               clz     \irqnr, \irqstat
 666 +               rsb     \irqnr, \irqnr, #31
 667 +1001:
 668 +               .endm
 669 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/gpio.h linux-2.6.25-rc4/include/asm-arm/arch/gpio.h
 670 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/gpio.h   1970-01-01 01:00:00.000000000 +0100
 671 +++ linux-2.6.25-rc4/include/asm-arm/arch/gpio.h        2008-03-08 16:11:19.000000000 +0100
 672 @@ -0,0 +1,65 @@
 673 +/*
 674 + * linux/include/asm-arm/arch-pxa/gpio.h
 675 + *
 676 + * PXA GPIO wrappers for arch-neutral GPIO calls
 677 + *
 678 + * Written by Philipp Zabel <philipp.zabel@gmail.com>
 679 + *
 680 + * This program is free software; you can redistribute it and/or modify
 681 + * it under the terms of the GNU General Public License as published by
 682 + * the Free Software Foundation; either version 2 of the License, or
 683 + * (at your option) any later version.
 684 + *
 685 + * This program is distributed in the hope that it will be useful,
 686 + * but WITHOUT ANY WARRANTY; without even the implied warranty of
 687 + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
 688 + * GNU General Public License for more details.
 689 + *
 690 + * You should have received a copy of the GNU General Public License
 691 + * along with this program; if not, write to the Free Software
 692 + * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA
 693 + *
 694 + */
 695 +
 696 +#ifndef __ASM_ARCH_PXA_GPIO_H
 697 +#define __ASM_ARCH_PXA_GPIO_H
 698 +
 699 +#include <asm/arch/pxa-regs.h>
 700 +#include <asm/irq.h>
 701 +#include <asm/hardware.h>
 702 +
 703 +#include <asm-generic/gpio.h>
 704 +
 705 +
 706 +/* NOTE: some PXAs have fewer on-chip GPIOs (like PXA255, with 85).
 707 + * Those cases currently cause holes in the GPIO number space.
 708 + */
 709 +#define NR_BUILTIN_GPIO 128
 710 +
 711 +static inline int gpio_get_value(unsigned gpio)
 712 +{
 713 +       if (__builtin_constant_p(gpio) && (gpio < NR_BUILTIN_GPIO))
 714 +               return GPLR(gpio) & GPIO_bit(gpio);
 715 +       else
 716 +               return __gpio_get_value(gpio);
 717 +}
 718 +
 719 +static inline void gpio_set_value(unsigned gpio, int value)
 720 +{
 721 +       if (__builtin_constant_p(gpio) && (gpio < NR_BUILTIN_GPIO)) {
 722 +               if (value)
 723 +                       GPSR(gpio) = GPIO_bit(gpio);
 724 +               else
 725 +                       GPCR(gpio) = GPIO_bit(gpio);
 726 +       } else {
 727 +               __gpio_set_value(gpio, value);
 728 +       }
 729 +}
 730 +
 731 +#define gpio_cansleep __gpio_cansleep
 732 +
 733 +#define gpio_to_irq(gpio)      IRQ_GPIO(gpio)
 734 +#define irq_to_gpio(irq)       IRQ_TO_GPIO(irq)
 735 +
 736 +
 737 +#endif
 738 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/hardware.h linux-2.6.25-rc4/include/asm-arm/arch/hardware.h
 739 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/hardware.h       1970-01-01 01:00:00.000000000 +0100
 740 +++ linux-2.6.25-rc4/include/asm-arm/arch/hardware.h    2008-02-26 01:20:20.000000000 +0100
 741 @@ -0,0 +1,216 @@
 742 +/*
 743 + *  linux/include/asm-arm/arch-pxa/hardware.h
 744 + *
 745 + *  Author:    Nicolas Pitre
 746 + *  Created:   Jun 15, 2001
 747 + *  Copyright: MontaVista Software Inc.
 748 + *
 749 + * This program is free software; you can redistribute it and/or modify
 750 + * it under the terms of the GNU General Public License version 2 as
 751 + * published by the Free Software Foundation.
 752 + */
 753 +
 754 +#ifndef __ASM_ARCH_HARDWARE_H
 755 +#define __ASM_ARCH_HARDWARE_H
 756 +
 757 +/*
 758 + * We requires absolute addresses.
 759 + */
 760 +#define PCIO_BASE              0
 761 +
 762 +/*
 763 + * Workarounds for at least 2 errata so far require this.
 764 + * The mapping is set in mach-pxa/generic.c.
 765 + */
 766 +#define UNCACHED_PHYS_0                0xff000000
 767 +#define UNCACHED_ADDR          UNCACHED_PHYS_0
 768 +
 769 +/*
 770 + * Intel PXA2xx internal register mapping:
 771 + *
 772 + * 0x40000000 - 0x41ffffff <--> 0xf2000000 - 0xf3ffffff
 773 + * 0x44000000 - 0x45ffffff <--> 0xf4000000 - 0xf5ffffff
 774 + * 0x48000000 - 0x49ffffff <--> 0xf6000000 - 0xf7ffffff
 775 + * 0x4c000000 - 0x4dffffff <--> 0xf8000000 - 0xf9ffffff
 776 + * 0x50000000 - 0x51ffffff <--> 0xfa000000 - 0xfbffffff
 777 + * 0x54000000 - 0x55ffffff <--> 0xfc000000 - 0xfdffffff
 778 + * 0x58000000 - 0x59ffffff <--> 0xfe000000 - 0xffffffff
 779 + *
 780 + * Note that not all PXA2xx chips implement all those addresses, and the
 781 + * kernel only maps the minimum needed range of this mapping.
 782 + */
 783 +#define io_p2v(x) (0xf2000000 + ((x) & 0x01ffffff) + (((x) & 0x1c000000) >> 1))
 784 +#define io_v2p(x) (0x3c000000 + ((x) & 0x01ffffff) + (((x) & 0x0e000000) << 1))
 785 +
 786 +#ifndef __ASSEMBLY__
 787 +
 788 +# define __REG(x)      (*((volatile u32 *)io_p2v(x)))
 789 +
 790 +/* With indexed regs we don't want to feed the index through io_p2v()
 791 +   especially if it is a variable, otherwise horrible code will result. */
 792 +# define __REG2(x,y)   \
 793 +       (*(volatile u32 *)((u32)&__REG(x) + (y)))
 794 +
 795 +# define __PREG(x)     (io_v2p((u32)&(x)))
 796 +
 797 +#else
 798 +
 799 +# define __REG(x)      io_p2v(x)
 800 +# define __PREG(x)     io_v2p(x)
 801 +
 802 +#endif
 803 +
 804 +#ifndef __ASSEMBLY__
 805 +
 806 +#ifdef CONFIG_PXA25x
 807 +#define __cpu_is_pxa21x(id)                            \
 808 +       ({                                              \
 809 +               unsigned int _id = (id) >> 4 & 0xf3f;   \
 810 +               _id == 0x212;                           \
 811 +       })
 812 +
 813 +#define __cpu_is_pxa25x(id)                            \
 814 +       ({                                              \
 815 +               unsigned int _id = (id) >> 4 & 0xfff;   \
 816 +               _id == 0x2d0 || _id == 0x290;           \
 817 +       })
 818 +#else
 819 +#define __cpu_is_pxa21x(id)    (0)
 820 +#define __cpu_is_pxa25x(id)    (0)
 821 +#endif
 822 +
 823 +#ifdef CONFIG_PXA27x
 824 +#define __cpu_is_pxa27x(id)                            \
 825 +       ({                                              \
 826 +               unsigned int _id = (id) >> 4 & 0xfff;   \
 827 +               _id == 0x411;                           \
 828 +       })
 829 +#else
 830 +#define __cpu_is_pxa27x(id)    (0)
 831 +#endif
 832 +
 833 +#ifdef CONFIG_CPU_PXA300
 834 +#define __cpu_is_pxa300(id)                            \
 835 +       ({                                              \
 836 +               unsigned int _id = (id) >> 4 & 0xfff;   \
 837 +               _id == 0x688;                           \
 838 +        })
 839 +#else
 840 +#define __cpu_is_pxa300(id)    (0)
 841 +#endif
 842 +
 843 +#ifdef CONFIG_CPU_PXA310
 844 +#define __cpu_is_pxa310(id)                            \
 845 +       ({                                              \
 846 +               unsigned int _id = (id) >> 4 & 0xfff;   \
 847 +               _id == 0x689;                           \
 848 +        })
 849 +#else
 850 +#define __cpu_is_pxa310(id)    (0)
 851 +#endif
 852 +
 853 +#ifdef CONFIG_CPU_PXA320
 854 +#define __cpu_is_pxa320(id)                            \
 855 +       ({                                              \
 856 +               unsigned int _id = (id) >> 4 & 0xfff;   \
 857 +               _id == 0x603 || _id == 0x682;           \
 858 +        })
 859 +#else
 860 +#define __cpu_is_pxa320(id)    (0)
 861 +#endif
 862 +
 863 +#define cpu_is_pxa21x()                                        \
 864 +       ({                                              \
 865 +               __cpu_is_pxa21x(read_cpuid_id());       \
 866 +       })
 867 +
 868 +#define cpu_is_pxa25x()                                        \
 869 +       ({                                              \
 870 +               __cpu_is_pxa25x(read_cpuid_id());       \
 871 +       })
 872 +
 873 +#define cpu_is_pxa27x()                                        \
 874 +       ({                                              \
 875 +               __cpu_is_pxa27x(read_cpuid_id());       \
 876 +       })
 877 +
 878 +#define cpu_is_pxa300()                                        \
 879 +       ({                                              \
 880 +               __cpu_is_pxa300(read_cpuid_id());       \
 881 +        })
 882 +
 883 +#define cpu_is_pxa310()                                        \
 884 +       ({                                              \
 885 +               __cpu_is_pxa310(read_cpuid_id());       \
 886 +        })
 887 +
 888 +#define cpu_is_pxa320()                                        \
 889 +       ({                                              \
 890 +               __cpu_is_pxa320(read_cpuid_id());       \
 891 +        })
 892 +
 893 +/*
 894 + * CPUID Core Generation Bit
 895 + * <= 0x2 for pxa21x/pxa25x/pxa26x/pxa27x
 896 + * == 0x3 for pxa300/pxa310/pxa320
 897 + */
 898 +#define __cpu_is_pxa2xx(id)                            \
 899 +       ({                                              \
 900 +               unsigned int _id = (id) >> 13 & 0x7;    \
 901 +               _id <= 0x2;                             \
 902 +        })
 903 +
 904 +#define __cpu_is_pxa3xx(id)                            \
 905 +       ({                                              \
 906 +               unsigned int _id = (id) >> 13 & 0x7;    \
 907 +               _id == 0x3;                             \
 908 +        })
 909 +
 910 +#define cpu_is_pxa2xx()                                        \
 911 +       ({                                              \
 912 +               __cpu_is_pxa2xx(read_cpuid_id());       \
 913 +        })
 914 +
 915 +#define cpu_is_pxa3xx()                                        \
 916 +       ({                                              \
 917 +               __cpu_is_pxa3xx(read_cpuid_id());       \
 918 +        })
 919 +
 920 +/*
 921 + * Handy routine to set GPIO alternate functions
 922 + */
 923 +extern int pxa_gpio_mode( int gpio_mode );
 924 +
 925 +/*
 926 + * Return GPIO level, nonzero means high, zero is low
 927 + */
 928 +extern int pxa_gpio_get_value(unsigned gpio);
 929 +
 930 +/*
 931 + * Set output GPIO level
 932 + */
 933 +extern void pxa_gpio_set_value(unsigned gpio, int value);
 934 +
 935 +/*
 936 + * Routine to enable or disable CKEN
 937 + */
 938 +static inline void __deprecated pxa_set_cken(int clock, int enable)
 939 +{
 940 +       extern void __pxa_set_cken(int clock, int enable);
 941 +       __pxa_set_cken(clock, enable);
 942 +}
 943 +
 944 +/*
 945 + * return current memory and LCD clock frequency in units of 10kHz
 946 + */
 947 +extern unsigned int get_memclk_frequency_10khz(void);
 948 +
 949 +#endif
 950 +
 951 +#if defined(CONFIG_MACH_ARMCORE) && defined(CONFIG_PCI)
 952 +#define PCIBIOS_MIN_IO         0
 953 +#define PCIBIOS_MIN_MEM                0
 954 +#define pcibios_assign_all_busses()    1
 955 +#endif
 956 +
 957 +#endif  /* _ASM_ARCH_HARDWARE_H */
 958 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/i2c.h linux-2.6.25-rc4/include/asm-arm/arch/i2c.h
 959 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/i2c.h    1970-01-01 01:00:00.000000000 +0100
 960 +++ linux-2.6.25-rc4/include/asm-arm/arch/i2c.h 2008-03-08 16:11:19.000000000 +0100
 961 @@ -0,0 +1,77 @@
 962 +/*
 963 + *  i2c_pxa.h
 964 + *
 965 + *  Copyright (C) 2002 Intrinsyc Software Inc.
 966 + *
 967 + *  This program is free software; you can redistribute it and/or modify
 968 + *  it under the terms of the GNU General Public License version 2 as
 969 + *  published by the Free Software Foundation.
 970 + *
 971 + */
 972 +#ifndef _I2C_PXA_H_
 973 +#define _I2C_PXA_H_
 974 +
 975 +#if 0
 976 +#define DEF_TIMEOUT             3
 977 +#else
 978 +/* need a longer timeout if we're dealing with the fact we may well be
 979 + * looking at a multi-master environment
 980 +*/
 981 +#define DEF_TIMEOUT             32
 982 +#endif
 983 +
 984 +#define BUS_ERROR               (-EREMOTEIO)
 985 +#define XFER_NAKED              (-ECONNREFUSED)
 986 +#define I2C_RETRY               (-2000) /* an error has occurred retry transmit */
 987 +
 988 +/* ICR initialize bit values
 989 +*
 990 +*  15. FM       0 (100 Khz operation)
 991 +*  14. UR       0 (No unit reset)
 992 +*  13. SADIE    0 (Disables the unit from interrupting on slave addresses
 993 +*                                       matching its slave address)
 994 +*  12. ALDIE    0 (Disables the unit from interrupt when it loses arbitration
 995 +*                                       in master mode)
 996 +*  11. SSDIE    0 (Disables interrupts from a slave stop detected, in slave mode)
 997 +*  10. BEIE     1 (Enable interrupts from detected bus errors, no ACK sent)
 998 +*  9.  IRFIE    1 (Enable interrupts from full buffer received)
 999 +*  8.  ITEIE    1 (Enables the I2C unit to interrupt when transmit buffer empty)
1000 +*  7.  GCD      1 (Disables i2c unit response to general call messages as a slave)
1001 +*  6.  IUE      0 (Disable unit until we change settings)
1002 +*  5.  SCLE     1 (Enables the i2c clock output for master mode (drives SCL)
1003 +*  4.  MA       0 (Only send stop with the ICR stop bit)
1004 +*  3.  TB       0 (We are not transmitting a byte initially)
1005 +*  2.  ACKNAK   0 (Send an ACK after the unit receives a byte)
1006 +*  1.  STOP     0 (Do not send a STOP)
1007 +*  0.  START    0 (Do not send a START)
1008 +*
1009 +*/
1010 +#define I2C_ICR_INIT   (ICR_BEIE | ICR_IRFIE | ICR_ITEIE | ICR_GCD | ICR_SCLE)
1011 +
1012 +/* I2C status register init values
1013 + *
1014 + * 10. BED      1 (Clear bus error detected)
1015 + * 9.  SAD      1 (Clear slave address detected)
1016 + * 7.  IRF      1 (Clear IDBR Receive Full)
1017 + * 6.  ITE      1 (Clear IDBR Transmit Empty)
1018 + * 5.  ALD      1 (Clear Arbitration Loss Detected)
1019 + * 4.  SSD      1 (Clear Slave Stop Detected)
1020 + */
1021 +#define I2C_ISR_INIT   0x7FF  /* status register init */
1022 +
1023 +struct i2c_slave_client;
1024 +
1025 +struct i2c_pxa_platform_data {
1026 +       unsigned int            slave_addr;
1027 +       struct i2c_slave_client *slave;
1028 +       unsigned int            class;
1029 +       int                     use_pio;
1030 +};
1031 +
1032 +extern void pxa_set_i2c_info(struct i2c_pxa_platform_data *info);
1033 +
1034 +#ifdef CONFIG_PXA27x
1035 +extern void pxa_set_i2c_power_info(struct i2c_pxa_platform_data *info);
1036 +#endif
1037 +
1038 +#endif
1039 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/idp.h linux-2.6.25-rc4/include/asm-arm/arch/idp.h
1040 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/idp.h    1970-01-01 01:00:00.000000000 +0100
1041 +++ linux-2.6.25-rc4/include/asm-arm/arch/idp.h 2008-02-26 01:20:20.000000000 +0100
1042 @@ -0,0 +1,199 @@
1043 +/*
1044 + *  linux/include/asm-arm/arch-pxa/idp.h
1045 + *
1046 + * This program is free software; you can redistribute it and/or modify
1047 + * it under the terms of the GNU General Public License version 2 as
1048 + * published by the Free Software Foundation.
1049 + *
1050 + * Copyright (c) 2001 Cliff Brake, Accelent Systems Inc.
1051 + *
1052 + * 2001-09-13: Cliff Brake <cbrake@accelent.com>
1053 + *             Initial code
1054 + *
1055 + * 2005-02-15: Cliff Brake <cliff.brake@gmail.com>
1056 + *             <http://www.vibren.com> <http://bec-systems.com>
1057 + *             Changes for 2.6 kernel.
1058 + */
1059 +
1060 +
1061 +/*
1062 + * Note: this file must be safe to include in assembly files
1063 + *
1064 + * Support for the Vibren PXA255 IDP requires rev04 or later
1065 + * IDP hardware.
1066 + */
1067 +
1068 +
1069 +#define IDP_FLASH_PHYS         (PXA_CS0_PHYS)
1070 +#define IDP_ALT_FLASH_PHYS     (PXA_CS1_PHYS)
1071 +#define IDP_MEDIAQ_PHYS                (PXA_CS3_PHYS)
1072 +#define IDP_IDE_PHYS           (PXA_CS5_PHYS + 0x03000000)
1073 +#define IDP_ETH_PHYS           (PXA_CS5_PHYS + 0x03400000)
1074 +#define IDP_COREVOLT_PHYS      (PXA_CS5_PHYS + 0x03800000)
1075 +#define IDP_CPLD_PHYS          (PXA_CS5_PHYS + 0x03C00000)
1076 +
1077 +
1078 +/*
1079 + * virtual memory map
1080 + */
1081 +
1082 +#define IDP_COREVOLT_VIRT      (0xf0000000)
1083 +#define IDP_COREVOLT_SIZE      (1*1024*1024)
1084 +
1085 +#define IDP_CPLD_VIRT          (IDP_COREVOLT_VIRT + IDP_COREVOLT_SIZE)
1086 +#define IDP_CPLD_SIZE          (1*1024*1024)
1087 +
1088 +#if (IDP_CPLD_VIRT + IDP_CPLD_SIZE) > 0xfc000000
1089 +#error Your custom IO space is getting a bit large !!
1090 +#endif
1091 +
1092 +#define CPLD_P2V(x)            ((x) - IDP_CPLD_PHYS + IDP_CPLD_VIRT)
1093 +#define CPLD_V2P(x)            ((x) - IDP_CPLD_VIRT + IDP_CPLD_PHYS)
1094 +
1095 +#ifndef __ASSEMBLY__
1096 +#  define __CPLD_REG(x)                (*((volatile unsigned long *)CPLD_P2V(x)))
1097 +#else
1098 +#  define __CPLD_REG(x)                CPLD_P2V(x)
1099 +#endif
1100 +
1101 +/* board level registers in the CPLD: (offsets from CPLD_VIRT) */
1102 +
1103 +#define _IDP_CPLD_REV                  (IDP_CPLD_PHYS + 0x00)
1104 +#define _IDP_CPLD_PERIPH_PWR           (IDP_CPLD_PHYS + 0x04)
1105 +#define _IDP_CPLD_LED_CONTROL          (IDP_CPLD_PHYS + 0x08)
1106 +#define _IDP_CPLD_KB_COL_HIGH          (IDP_CPLD_PHYS + 0x0C)
1107 +#define _IDP_CPLD_KB_COL_LOW           (IDP_CPLD_PHYS + 0x10)
1108 +#define _IDP_CPLD_PCCARD_EN            (IDP_CPLD_PHYS + 0x14)
1109 +#define _IDP_CPLD_GPIOH_DIR            (IDP_CPLD_PHYS + 0x18)
1110 +#define _IDP_CPLD_GPIOH_VALUE          (IDP_CPLD_PHYS + 0x1C)
1111 +#define _IDP_CPLD_GPIOL_DIR            (IDP_CPLD_PHYS + 0x20)
1112 +#define _IDP_CPLD_GPIOL_VALUE          (IDP_CPLD_PHYS + 0x24)
1113 +#define _IDP_CPLD_PCCARD_PWR           (IDP_CPLD_PHYS + 0x28)
1114 +#define _IDP_CPLD_MISC_CTRL            (IDP_CPLD_PHYS + 0x2C)
1115 +#define _IDP_CPLD_LCD                  (IDP_CPLD_PHYS + 0x30)
1116 +#define _IDP_CPLD_FLASH_WE             (IDP_CPLD_PHYS + 0x34)
1117 +
1118 +#define _IDP_CPLD_KB_ROW               (IDP_CPLD_PHYS + 0x50)
1119 +#define _IDP_CPLD_PCCARD0_STATUS       (IDP_CPLD_PHYS + 0x54)
1120 +#define _IDP_CPLD_PCCARD1_STATUS       (IDP_CPLD_PHYS + 0x58)
1121 +#define _IDP_CPLD_MISC_STATUS          (IDP_CPLD_PHYS + 0x5C)
1122 +
1123 +/* FPGA register virtual addresses */
1124 +
1125 +#define IDP_CPLD_REV                   __CPLD_REG(_IDP_CPLD_REV)
1126 +#define IDP_CPLD_PERIPH_PWR            __CPLD_REG(_IDP_CPLD_PERIPH_PWR)
1127 +#define IDP_CPLD_LED_CONTROL           __CPLD_REG(_IDP_CPLD_LED_CONTROL)
1128 +#define IDP_CPLD_KB_COL_HIGH           __CPLD_REG(_IDP_CPLD_KB_COL_HIGH)
1129 +#define IDP_CPLD_KB_COL_LOW            __CPLD_REG(_IDP_CPLD_KB_COL_LOW)
1130 +#define IDP_CPLD_PCCARD_EN             __CPLD_REG(_IDP_CPLD_PCCARD_EN)
1131 +#define IDP_CPLD_GPIOH_DIR             __CPLD_REG(_IDP_CPLD_GPIOH_DIR)
1132 +#define IDP_CPLD_GPIOH_VALUE           __CPLD_REG(_IDP_CPLD_GPIOH_VALUE)
1133 +#define IDP_CPLD_GPIOL_DIR             __CPLD_REG(_IDP_CPLD_GPIOL_DIR)
1134 +#define IDP_CPLD_GPIOL_VALUE           __CPLD_REG(_IDP_CPLD_GPIOL_VALUE)
1135 +#define IDP_CPLD_PCCARD_PWR            __CPLD_REG(_IDP_CPLD_PCCARD_PWR)
1136 +#define IDP_CPLD_MISC_CTRL             __CPLD_REG(_IDP_CPLD_MISC_CTRL)
1137 +#define IDP_CPLD_LCD                   __CPLD_REG(_IDP_CPLD_LCD)
1138 +#define IDP_CPLD_FLASH_WE              __CPLD_REG(_IDP_CPLD_FLASH_WE)
1139 +
1140 +#define IDP_CPLD_KB_ROW                        __CPLD_REG(_IDP_CPLD_KB_ROW)
1141 +#define IDP_CPLD_PCCARD0_STATUS                __CPLD_REG(_IDP_CPLD_PCCARD0_STATUS)
1142 +#define IDP_CPLD_PCCARD1_STATUS                __CPLD_REG(_IDP_CPLD_PCCARD1_STATUS)
1143 +#define IDP_CPLD_MISC_STATUS           __CPLD_REG(_IDP_CPLD_MISC_STATUS)
1144 +
1145 +
1146 +/*
1147 + * Bit masks for various registers
1148 + */
1149 +
1150 +// IDP_CPLD_PCCARD_PWR
1151 +#define PCC0_PWR0      (1 << 0)
1152 +#define PCC0_PWR1      (1 << 1)
1153 +#define PCC0_PWR2      (1 << 2)
1154 +#define PCC0_PWR3      (1 << 3)
1155 +#define PCC1_PWR0      (1 << 4)
1156 +#define PCC1_PWR1      (1 << 5)
1157 +#define PCC1_PWR2      (1 << 6)
1158 +#define PCC1_PWR3      (1 << 7)
1159 +
1160 +// IDP_CPLD_PCCARD_EN
1161 +#define PCC0_RESET     (1 << 6)
1162 +#define PCC1_RESET     (1 << 7)
1163 +#define PCC0_ENABLE    (1 << 0)
1164 +#define PCC1_ENABLE    (1 << 1)
1165 +
1166 +// IDP_CPLD_PCCARDx_STATUS
1167 +#define _PCC_WRPROT    (1 << 7) // 7-4 read as low true
1168 +#define _PCC_RESET     (1 << 6)
1169 +#define _PCC_IRQ       (1 << 5)
1170 +#define _PCC_INPACK    (1 << 4)
1171 +#define PCC_BVD2       (1 << 3)
1172 +#define PCC_BVD1       (1 << 2)
1173 +#define PCC_VS2                (1 << 1)
1174 +#define PCC_VS1                (1 << 0)
1175 +
1176 +#define PCC_DETECT(x)  (GPLR(7 + (x)) & GPIO_bit(7 + (x)))
1177 +
1178 +/* A listing of interrupts used by external hardware devices */
1179 +
1180 +#define TOUCH_PANEL_IRQ                        IRQ_GPIO(5)
1181 +#define IDE_IRQ                                IRQ_GPIO(21)
1182 +
1183 +#define TOUCH_PANEL_IRQ_EDGE           IRQT_FALLING
1184 +
1185 +#define ETHERNET_IRQ                   IRQ_GPIO(4)
1186 +#define ETHERNET_IRQ_EDGE              IRQT_RISING
1187 +
1188 +#define IDE_IRQ_EDGE                   IRQT_RISING
1189 +
1190 +#define PCMCIA_S0_CD_VALID             IRQ_GPIO(7)
1191 +#define PCMCIA_S0_CD_VALID_EDGE                IRQT_BOTHEDGE
1192 +
1193 +#define PCMCIA_S1_CD_VALID             IRQ_GPIO(8)
1194 +#define PCMCIA_S1_CD_VALID_EDGE                IRQT_BOTHEDGE
1195 +
1196 +#define PCMCIA_S0_RDYINT               IRQ_GPIO(19)
1197 +#define PCMCIA_S1_RDYINT               IRQ_GPIO(22)
1198 +
1199 +
1200 +/*
1201 + * Macros for LED Driver
1202 + */
1203 +
1204 +/* leds 0 = ON */
1205 +#define IDP_HB_LED     (1<<5)
1206 +#define IDP_BUSY_LED   (1<<6)
1207 +
1208 +#define IDP_LEDS_MASK  (IDP_HB_LED | IDP_BUSY_LED)
1209 +
1210 +/*
1211 + * macros for MTD driver
1212 + */
1213 +
1214 +#define FLASH_WRITE_PROTECT_DISABLE()  ((IDP_CPLD_FLASH_WE) &= ~(0x1))
1215 +#define FLASH_WRITE_PROTECT_ENABLE()   ((IDP_CPLD_FLASH_WE) |= (0x1))
1216 +
1217 +/*
1218 + * macros for matrix keyboard driver
1219 + */
1220 +
1221 +#define KEYBD_MATRIX_NUMBER_INPUTS     7
1222 +#define KEYBD_MATRIX_NUMBER_OUTPUTS    14
1223 +
1224 +#define KEYBD_MATRIX_INVERT_OUTPUT_LOGIC       FALSE
1225 +#define KEYBD_MATRIX_INVERT_INPUT_LOGIC                FALSE
1226 +
1227 +#define KEYBD_MATRIX_SETTLING_TIME_US                  100
1228 +#define KEYBD_MATRIX_KEYSTATE_DEBOUNCE_CONSTANT                2
1229 +
1230 +#define KEYBD_MATRIX_SET_OUTPUTS(outputs) \
1231 +{\
1232 +       IDP_CPLD_KB_COL_LOW = outputs;\
1233 +       IDP_CPLD_KB_COL_HIGH = outputs >> 7;\
1234 +}
1235 +
1236 +#define KEYBD_MATRIX_GET_INPUTS(inputs) \
1237 +{\
1238 +       inputs = (IDP_CPLD_KB_ROW & 0x7f);\
1239 +}
1240 +
1241 +
1242 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/io.h linux-2.6.25-rc4/include/asm-arm/arch/io.h
1243 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/io.h     1970-01-01 01:00:00.000000000 +0100
1244 +++ linux-2.6.25-rc4/include/asm-arm/arch/io.h  2008-02-26 01:20:20.000000000 +0100
1245 @@ -0,0 +1,20 @@
1246 +/*
1247 + * linux/include/asm-arm/arch-pxa/io.h
1248 + *
1249 + * Copied from asm/arch/sa1100/io.h
1250 + */
1251 +#ifndef __ASM_ARM_ARCH_IO_H
1252 +#define __ASM_ARM_ARCH_IO_H
1253 +
1254 +#include <asm/hardware.h>
1255 +
1256 +#define IO_SPACE_LIMIT 0xffffffff
1257 +
1258 +/*
1259 + * We don't actually have real ISA nor PCI buses, but there is so many
1260 + * drivers out there that might just work if we fake them...
1261 + */
1262 +#define __io(a)                        ((void __iomem *)(a))
1263 +#define __mem_pci(a)           (a)
1264 +
1265 +#endif
1266 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/irda.h linux-2.6.25-rc4/include/asm-arm/arch/irda.h
1267 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/irda.h   1970-01-01 01:00:00.000000000 +0100
1268 +++ linux-2.6.25-rc4/include/asm-arm/arch/irda.h        2008-02-26 01:20:20.000000000 +0100
1269 @@ -0,0 +1,17 @@
1270 +#ifndef ASMARM_ARCH_IRDA_H
1271 +#define ASMARM_ARCH_IRDA_H
1272 +
1273 +/* board specific transceiver capabilities */
1274 +
1275 +#define IR_OFF         1
1276 +#define IR_SIRMODE     2
1277 +#define IR_FIRMODE     4
1278 +
1279 +struct pxaficp_platform_data {
1280 +       int transceiver_cap;
1281 +       void (*transceiver_mode)(struct device *dev, int mode);
1282 +};
1283 +
1284 +extern void pxa_set_ficp_info(struct pxaficp_platform_data *info);
1285 +
1286 +#endif
1287 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/irqs.h linux-2.6.25-rc4/include/asm-arm/arch/irqs.h
1288 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/irqs.h   1970-01-01 01:00:00.000000000 +0100
1289 +++ linux-2.6.25-rc4/include/asm-arm/arch/irqs.h        2008-03-08 16:11:19.000000000 +0100
1290 @@ -0,0 +1,257 @@
1291 +/*
1292 + *  linux/include/asm-arm/arch-pxa/irqs.h
1293 + *
1294 + *  Author:    Nicolas Pitre
1295 + *  Created:   Jun 15, 2001
1296 + *  Copyright: MontaVista Software Inc.
1297 + *
1298 + * This program is free software; you can redistribute it and/or modify
1299 + * it under the terms of the GNU General Public License version 2 as
1300 + * published by the Free Software Foundation.
1301 + */
1302 +
1303 +
1304 +#define PXA_IRQ(x)     (x)
1305 +
1306 +#if defined(CONFIG_PXA27x) || defined(CONFIG_PXA3xx)
1307 +#define IRQ_SSP3       PXA_IRQ(0)      /* SSP3 service request */
1308 +#define IRQ_MSL                PXA_IRQ(1)      /* MSL Interface interrupt */
1309 +#define IRQ_USBH2      PXA_IRQ(2)      /* USB Host interrupt 1 (OHCI) */
1310 +#define IRQ_USBH1      PXA_IRQ(3)      /* USB Host interrupt 2 (non-OHCI) */
1311 +#define IRQ_KEYPAD     PXA_IRQ(4)      /* Key pad controller */
1312 +#define IRQ_MEMSTK     PXA_IRQ(5)      /* Memory Stick interrupt */
1313 +#define IRQ_PWRI2C     PXA_IRQ(6)      /* Power I2C interrupt */
1314 +#endif
1315 +
1316 +#define IRQ_HWUART     PXA_IRQ(7)      /* HWUART Transmit/Receive/Error (PXA26x) */
1317 +#define IRQ_OST_4_11   PXA_IRQ(7)      /* OS timer 4-11 matches (PXA27x) */
1318 +#define        IRQ_GPIO0       PXA_IRQ(8)      /* GPIO0 Edge Detect */
1319 +#define        IRQ_GPIO1       PXA_IRQ(9)      /* GPIO1 Edge Detect */
1320 +#define        IRQ_GPIO_2_x    PXA_IRQ(10)     /* GPIO[2-x] Edge Detect */
1321 +#define        IRQ_USB         PXA_IRQ(11)     /* USB Service */
1322 +#define        IRQ_PMU         PXA_IRQ(12)     /* Performance Monitoring Unit */
1323 +#define        IRQ_I2S         PXA_IRQ(13)     /* I2S Interrupt */
1324 +#define        IRQ_AC97        PXA_IRQ(14)     /* AC97 Interrupt */
1325 +#define IRQ_ASSP       PXA_IRQ(15)     /* Audio SSP Service Request (PXA25x) */
1326 +#define IRQ_USIM       PXA_IRQ(15)     /* Smart Card interface interrupt (PXA27x) */
1327 +#define IRQ_NSSP       PXA_IRQ(16)     /* Network SSP Service Request (PXA25x) */
1328 +#define IRQ_SSP2       PXA_IRQ(16)     /* SSP2 interrupt (PXA27x) */
1329 +#define        IRQ_LCD         PXA_IRQ(17)     /* LCD Controller Service Request */
1330 +#define        IRQ_I2C         PXA_IRQ(18)     /* I2C Service Request */
1331 +#define        IRQ_ICP         PXA_IRQ(19)     /* ICP Transmit/Receive/Error */
1332 +#define        IRQ_STUART      PXA_IRQ(20)     /* STUART Transmit/Receive/Error */
1333 +#define        IRQ_BTUART      PXA_IRQ(21)     /* BTUART Transmit/Receive/Error */
1334 +#define        IRQ_FFUART      PXA_IRQ(22)     /* FFUART Transmit/Receive/Error*/
1335 +#define        IRQ_MMC         PXA_IRQ(23)     /* MMC Status/Error Detection */
1336 +#define        IRQ_SSP         PXA_IRQ(24)     /* SSP Service Request */
1337 +#define        IRQ_DMA         PXA_IRQ(25)     /* DMA Channel Service Request */
1338 +#define        IRQ_OST0        PXA_IRQ(26)     /* OS Timer match 0 */
1339 +#define        IRQ_OST1        PXA_IRQ(27)     /* OS Timer match 1 */
1340 +#define        IRQ_OST2        PXA_IRQ(28)     /* OS Timer match 2 */
1341 +#define        IRQ_OST3        PXA_IRQ(29)     /* OS Timer match 3 */
1342 +#define        IRQ_RTC1Hz      PXA_IRQ(30)     /* RTC HZ Clock Tick */
1343 +#define        IRQ_RTCAlrm     PXA_IRQ(31)     /* RTC Alarm */
1344 +
1345 +#if defined(CONFIG_PXA27x) || defined(CONFIG_PXA3xx)
1346 +#define IRQ_TPM                PXA_IRQ(32)     /* TPM interrupt */
1347 +#define IRQ_CAMERA     PXA_IRQ(33)     /* Camera Interface */
1348 +#endif
1349 +
1350 +#ifdef CONFIG_PXA3xx
1351 +#define IRQ_SSP4       PXA_IRQ(13)     /* SSP4 service request */
1352 +#define IRQ_CIR                PXA_IRQ(34)     /* Consumer IR */
1353 +#define IRQ_TSI                PXA_IRQ(36)     /* Touch Screen Interface (PXA320) */
1354 +#define IRQ_USIM2      PXA_IRQ(38)     /* USIM2 Controller */
1355 +#define IRQ_GRPHICS    PXA_IRQ(39)     /* Graphics Controller */
1356 +#define IRQ_MMC2       PXA_IRQ(41)     /* MMC2 Controller */
1357 +#define IRQ_1WIRE      PXA_IRQ(44)     /* 1-Wire Controller */
1358 +#define IRQ_NAND       PXA_IRQ(45)     /* NAND Controller */
1359 +#define IRQ_USB2       PXA_IRQ(46)     /* USB 2.0 Device Controller */
1360 +#define IRQ_WAKEUP0    PXA_IRQ(49)     /* EXT_WAKEUP0 */
1361 +#define IRQ_WAKEUP1    PXA_IRQ(50)     /* EXT_WAKEUP1 */
1362 +#define IRQ_DMEMC      PXA_IRQ(51)     /* Dynamic Memory Controller */
1363 +#define IRQ_MMC3       PXA_IRQ(55)     /* MMC3 Controller (PXA310) */
1364 +#endif
1365 +
1366 +#define PXA_GPIO_IRQ_BASE      (64)
1367 +#define PXA_GPIO_IRQ_NUM       (128)
1368 +
1369 +#define GPIO_2_x_TO_IRQ(x)     (PXA_GPIO_IRQ_BASE + (x))
1370 +#define IRQ_GPIO(x)    (((x) < 2) ? (IRQ_GPIO0 + (x)) : GPIO_2_x_TO_IRQ(x))
1371 +
1372 +#define IRQ_TO_GPIO_2_x(i)     ((i) - PXA_GPIO_IRQ_BASE)
1373 +#define IRQ_TO_GPIO(i) (((i) < IRQ_GPIO(2)) ? ((i) - IRQ_GPIO0) : IRQ_TO_GPIO_2_x(i))
1374 +
1375 +/*
1376 + * The next 16 interrupts are for board specific purposes.  Since
1377 + * the kernel can only run on one machine at a time, we can re-use
1378 + * these.  If you need more, increase IRQ_BOARD_END, but keep it
1379 + * within sensible limits.
1380 + */
1381 +#define IRQ_BOARD_START                (PXA_GPIO_IRQ_BASE + PXA_GPIO_IRQ_NUM)
1382 +#define IRQ_BOARD_END          (IRQ_BOARD_START + 16)
1383 +
1384 +#define IRQ_SA1111_START       (IRQ_BOARD_END)
1385 +#define IRQ_GPAIN0             (IRQ_BOARD_END + 0)
1386 +#define IRQ_GPAIN1             (IRQ_BOARD_END + 1)
1387 +#define IRQ_GPAIN2             (IRQ_BOARD_END + 2)
1388 +#define IRQ_GPAIN3             (IRQ_BOARD_END + 3)
1389 +#define IRQ_GPBIN0             (IRQ_BOARD_END + 4)
1390 +#define IRQ_GPBIN1             (IRQ_BOARD_END + 5)
1391 +#define IRQ_GPBIN2             (IRQ_BOARD_END + 6)
1392 +#define IRQ_GPBIN3             (IRQ_BOARD_END + 7)
1393 +#define IRQ_GPBIN4             (IRQ_BOARD_END + 8)
1394 +#define IRQ_GPBIN5             (IRQ_BOARD_END + 9)
1395 +#define IRQ_GPCIN0             (IRQ_BOARD_END + 10)
1396 +#define IRQ_GPCIN1             (IRQ_BOARD_END + 11)
1397 +#define IRQ_GPCIN2             (IRQ_BOARD_END + 12)
1398 +#define IRQ_GPCIN3             (IRQ_BOARD_END + 13)
1399 +#define IRQ_GPCIN4             (IRQ_BOARD_END + 14)
1400 +#define IRQ_GPCIN5             (IRQ_BOARD_END + 15)
1401 +#define IRQ_GPCIN6             (IRQ_BOARD_END + 16)
1402 +#define IRQ_GPCIN7             (IRQ_BOARD_END + 17)
1403 +#define IRQ_MSTXINT            (IRQ_BOARD_END + 18)
1404 +#define IRQ_MSRXINT            (IRQ_BOARD_END + 19)
1405 +#define IRQ_MSSTOPERRINT       (IRQ_BOARD_END + 20)
1406 +#define IRQ_TPTXINT            (IRQ_BOARD_END + 21)
1407 +#define IRQ_TPRXINT            (IRQ_BOARD_END + 22)
1408 +#define IRQ_TPSTOPERRINT       (IRQ_BOARD_END + 23)
1409 +#define SSPXMTINT              (IRQ_BOARD_END + 24)
1410 +#define SSPRCVINT              (IRQ_BOARD_END + 25)
1411 +#define SSPROR                 (IRQ_BOARD_END + 26)
1412 +#define AUDXMTDMADONEA         (IRQ_BOARD_END + 32)
1413 +#define AUDRCVDMADONEA         (IRQ_BOARD_END + 33)
1414 +#define AUDXMTDMADONEB         (IRQ_BOARD_END + 34)
1415 +#define AUDRCVDMADONEB         (IRQ_BOARD_END + 35)
1416 +#define AUDTFSR                        (IRQ_BOARD_END + 36)
1417 +#define AUDRFSR                        (IRQ_BOARD_END + 37)
1418 +#define AUDTUR                 (IRQ_BOARD_END + 38)
1419 +#define AUDROR                 (IRQ_BOARD_END + 39)
1420 +#define AUDDTS                 (IRQ_BOARD_END + 40)
1421 +#define AUDRDD                 (IRQ_BOARD_END + 41)
1422 +#define AUDSTO                 (IRQ_BOARD_END + 42)
1423 +#define IRQ_USBPWR             (IRQ_BOARD_END + 43)
1424 +#define IRQ_HCIM               (IRQ_BOARD_END + 44)
1425 +#define IRQ_HCIBUFFACC         (IRQ_BOARD_END + 45)
1426 +#define IRQ_HCIRMTWKP          (IRQ_BOARD_END + 46)
1427 +#define IRQ_NHCIMFCIR          (IRQ_BOARD_END + 47)
1428 +#define IRQ_USB_PORT_RESUME    (IRQ_BOARD_END + 48)
1429 +#define IRQ_S0_READY_NINT      (IRQ_BOARD_END + 49)
1430 +#define IRQ_S1_READY_NINT      (IRQ_BOARD_END + 50)
1431 +#define IRQ_S0_CD_VALID                (IRQ_BOARD_END + 51)
1432 +#define IRQ_S1_CD_VALID                (IRQ_BOARD_END + 52)
1433 +#define IRQ_S0_BVD1_STSCHG     (IRQ_BOARD_END + 53)
1434 +#define IRQ_S1_BVD1_STSCHG     (IRQ_BOARD_END + 54)
1435 +
1436 +#define IRQ_LOCOMO_START       (IRQ_BOARD_END)
1437 +#define IRQ_LOCOMO_KEY         (IRQ_BOARD_END + 0)
1438 +#define IRQ_LOCOMO_GPIO0       (IRQ_BOARD_END + 1)
1439 +#define IRQ_LOCOMO_GPIO1       (IRQ_BOARD_END + 2)
1440 +#define IRQ_LOCOMO_GPIO2       (IRQ_BOARD_END + 3)
1441 +#define IRQ_LOCOMO_GPIO3       (IRQ_BOARD_END + 4)
1442 +#define IRQ_LOCOMO_GPIO4       (IRQ_BOARD_END + 5)
1443 +#define IRQ_LOCOMO_GPIO5       (IRQ_BOARD_END + 6)
1444 +#define IRQ_LOCOMO_GPIO6       (IRQ_BOARD_END + 7)
1445 +#define IRQ_LOCOMO_GPIO7       (IRQ_BOARD_END + 8)
1446 +#define IRQ_LOCOMO_GPIO8       (IRQ_BOARD_END + 9)
1447 +#define IRQ_LOCOMO_GPIO9       (IRQ_BOARD_END + 10)
1448 +#define IRQ_LOCOMO_GPIO10      (IRQ_BOARD_END + 11)
1449 +#define IRQ_LOCOMO_GPIO11      (IRQ_BOARD_END + 12)
1450 +#define IRQ_LOCOMO_GPIO12      (IRQ_BOARD_END + 13)
1451 +#define IRQ_LOCOMO_GPIO13      (IRQ_BOARD_END + 14)
1452 +#define IRQ_LOCOMO_GPIO14      (IRQ_BOARD_END + 15)
1453 +#define IRQ_LOCOMO_GPIO15      (IRQ_BOARD_END + 16)
1454 +#define IRQ_LOCOMO_LT          (IRQ_BOARD_END + 17)
1455 +#define IRQ_LOCOMO_SPI_RFR     (IRQ_BOARD_END + 18)
1456 +#define IRQ_LOCOMO_SPI_RFW     (IRQ_BOARD_END + 19)
1457 +#define IRQ_LOCOMO_SPI_OVRN    (IRQ_BOARD_END + 20)
1458 +#define IRQ_LOCOMO_SPI_TEND    (IRQ_BOARD_END + 21)
1459 +
1460 +/*
1461 + * Figure out the MAX IRQ number.
1462 + *
1463 + * If we have an SA1111, the max IRQ is S1_BVD1_STSCHG+1.
1464 + * If we have an LoCoMo, the max IRQ is IRQ_LOCOMO_SPI_TEND+1
1465 + * Otherwise, we have the standard IRQs only.
1466 + */
1467 +#ifdef CONFIG_SA1111
1468 +#define NR_IRQS                        (IRQ_S1_BVD1_STSCHG + 1)
1469 +#elif defined(CONFIG_SHARP_LOCOMO)
1470 +#define NR_IRQS                        (IRQ_LOCOMO_SPI_TEND + 1)
1471 +#elif defined(CONFIG_ARCH_LUBBOCK) || \
1472 +      defined(CONFIG_MACH_LOGICPD_PXA270) || \
1473 +      defined(CONFIG_MACH_MAINSTONE) || \
1474 +      defined(CONFIG_MACH_PCM027)
1475 +#define NR_IRQS                        (IRQ_BOARD_END)
1476 +#else
1477 +#define NR_IRQS                        (IRQ_BOARD_START)
1478 +#endif
1479 +
1480 +/*
1481 + * Board specific IRQs.  Define them here.
1482 + * Do not surround them with ifdefs.
1483 + */
1484 +#define LUBBOCK_IRQ(x)         (IRQ_BOARD_START + (x))
1485 +#define LUBBOCK_SD_IRQ         LUBBOCK_IRQ(0)
1486 +#define LUBBOCK_SA1111_IRQ     LUBBOCK_IRQ(1)
1487 +#define LUBBOCK_USB_IRQ                LUBBOCK_IRQ(2)  /* usb connect */
1488 +#define LUBBOCK_ETH_IRQ                LUBBOCK_IRQ(3)
1489 +#define LUBBOCK_UCB1400_IRQ    LUBBOCK_IRQ(4)
1490 +#define LUBBOCK_BB_IRQ         LUBBOCK_IRQ(5)
1491 +#define LUBBOCK_USB_DISC_IRQ   LUBBOCK_IRQ(6)  /* usb disconnect */
1492 +#define LUBBOCK_LAST_IRQ       LUBBOCK_IRQ(6)
1493 +
1494 +#define LPD270_IRQ(x)          (IRQ_BOARD_START + (x))
1495 +#define LPD270_USBC_IRQ                LPD270_IRQ(2)
1496 +#define LPD270_ETHERNET_IRQ    LPD270_IRQ(3)
1497 +#define LPD270_AC97_IRQ                LPD270_IRQ(4)
1498 +
1499 +#define MAINSTONE_IRQ(x)       (IRQ_BOARD_START + (x))
1500 +#define MAINSTONE_MMC_IRQ      MAINSTONE_IRQ(0)
1501 +#define MAINSTONE_USIM_IRQ     MAINSTONE_IRQ(1)
1502 +#define MAINSTONE_USBC_IRQ     MAINSTONE_IRQ(2)
1503 +#define MAINSTONE_ETHERNET_IRQ MAINSTONE_IRQ(3)
1504 +#define MAINSTONE_AC97_IRQ     MAINSTONE_IRQ(4)
1505 +#define MAINSTONE_PEN_IRQ      MAINSTONE_IRQ(5)
1506 +#define MAINSTONE_MSINS_IRQ    MAINSTONE_IRQ(6)
1507 +#define MAINSTONE_EXBRD_IRQ    MAINSTONE_IRQ(7)
1508 +#define MAINSTONE_S0_CD_IRQ    MAINSTONE_IRQ(9)
1509 +#define MAINSTONE_S0_STSCHG_IRQ        MAINSTONE_IRQ(10)
1510 +#define MAINSTONE_S0_IRQ       MAINSTONE_IRQ(11)
1511 +#define MAINSTONE_S1_CD_IRQ    MAINSTONE_IRQ(13)
1512 +#define MAINSTONE_S1_STSCHG_IRQ        MAINSTONE_IRQ(14)
1513 +#define MAINSTONE_S1_IRQ       MAINSTONE_IRQ(15)
1514 +
1515 +/* LoCoMo Interrupts (CONFIG_SHARP_LOCOMO) */
1516 +#define IRQ_LOCOMO_KEY_BASE    (IRQ_BOARD_START + 0)
1517 +#define IRQ_LOCOMO_GPIO_BASE   (IRQ_BOARD_START + 1)
1518 +#define IRQ_LOCOMO_LT_BASE     (IRQ_BOARD_START + 2)
1519 +#define IRQ_LOCOMO_SPI_BASE    (IRQ_BOARD_START + 3)
1520 +
1521 +/* phyCORE-PXA270 (PCM027) Interrupts */
1522 +#define PCM027_IRQ(x)          (IRQ_BOARD_START + (x))
1523 +#define PCM027_BTDET_IRQ       PCM027_IRQ(0)
1524 +#define PCM027_FF_RI_IRQ       PCM027_IRQ(1)
1525 +#define PCM027_MMCDET_IRQ      PCM027_IRQ(2)
1526 +#define PCM027_PM_5V_IRQ       PCM027_IRQ(3)
1527 +
1528 +/* ITE8152 irqs */
1529 +/* add IT8152 IRQs beyond BOARD_END */
1530 +#ifdef CONFIG_PCI_HOST_ITE8152
1531 +#define IT8152_IRQ(x)   (IRQ_GPIO(IRQ_BOARD_END) + 1 + (x))
1532 +
1533 +/* IRQ-sources in 3 groups - local devices, LPC (serial), and external PCI */
1534 +#define IT8152_LD_IRQ_COUNT     9
1535 +#define IT8152_LP_IRQ_COUNT     16
1536 +#define IT8152_PD_IRQ_COUNT     15
1537 +
1538 +/* Priorities: */
1539 +#define IT8152_PD_IRQ(i)        IT8152_IRQ(i)
1540 +#define IT8152_LP_IRQ(i)        (IT8152_IRQ(i) + IT8152_PD_IRQ_COUNT)
1541 +#define IT8152_LD_IRQ(i)        (IT8152_IRQ(i) + IT8152_PD_IRQ_COUNT + IT8152_LP_IRQ_COUNT)
1542 +
1543 +#define IT8152_LAST_IRQ         IT8152_LD_IRQ(IT8152_LD_IRQ_COUNT - 1)
1544 +
1545 +#undef NR_IRQS
1546 +#define NR_IRQS (IT8152_LAST_IRQ+1)
1547 +#endif
1548 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/littleton.h linux-2.6.25-rc4/include/asm-arm/arch/littleton.h
1549 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/littleton.h      1970-01-01 01:00:00.000000000 +0100
1550 +++ linux-2.6.25-rc4/include/asm-arm/arch/littleton.h   2008-03-08 16:11:19.000000000 +0100
1551 @@ -0,0 +1,6 @@
1552 +#ifndef __ASM_ARCH_ZYLONITE_H
1553 +#define __ASM_ARCH_ZYLONITE_H
1554 +
1555 +#define LITTLETON_ETH_PHYS     0x30000000
1556 +
1557 +#endif /* __ASM_ARCH_ZYLONITE_H */
1558 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/lpd270.h linux-2.6.25-rc4/include/asm-arm/arch/lpd270.h
1559 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/lpd270.h 1970-01-01 01:00:00.000000000 +0100
1560 +++ linux-2.6.25-rc4/include/asm-arm/arch/lpd270.h      2008-02-26 01:20:20.000000000 +0100
1561 @@ -0,0 +1,38 @@
1562 +/*
1563 + * include/asm-arm/arch-pxa/lpd270.h
1564 + *
1565 + * Author:     Lennert Buytenhek
1566 + * Created:    Feb 10, 2006
1567 + *
1568 + * This program is free software; you can redistribute it and/or modify
1569 + * it under the terms of the GNU General Public License version 2 as
1570 + * published by the Free Software Foundation.
1571 + */
1572 +
1573 +#ifndef __ASM_ARCH_LPD270_H
1574 +#define __ASM_ARCH_LPD270_H
1575 +
1576 +#define LPD270_CPLD_PHYS       PXA_CS2_PHYS
1577 +#define LPD270_CPLD_VIRT       0xf0000000
1578 +#define LPD270_CPLD_SIZE       0x00100000
1579 +
1580 +#define LPD270_ETH_PHYS                (PXA_CS2_PHYS + 0x01000000)
1581 +
1582 +/* CPLD registers  */
1583 +#define LPD270_CPLD_REG(x)     ((unsigned long)(LPD270_CPLD_VIRT + (x)))
1584 +#define LPD270_CONTROL         LPD270_CPLD_REG(0x00)
1585 +#define LPD270_PERIPHERAL0     LPD270_CPLD_REG(0x04)
1586 +#define LPD270_PERIPHERAL1     LPD270_CPLD_REG(0x08)
1587 +#define LPD270_CPLD_REVISION   LPD270_CPLD_REG(0x14)
1588 +#define LPD270_EEPROM_SPI_ITF  LPD270_CPLD_REG(0x20)
1589 +#define LPD270_MODE_PINS       LPD270_CPLD_REG(0x24)
1590 +#define LPD270_EGPIO           LPD270_CPLD_REG(0x30)
1591 +#define LPD270_INT_MASK                LPD270_CPLD_REG(0x40)
1592 +#define LPD270_INT_STATUS      LPD270_CPLD_REG(0x50)
1593 +
1594 +#define LPD270_INT_AC97                (1 << 4)  /* AC'97 CODEC IRQ */
1595 +#define LPD270_INT_ETHERNET    (1 << 3)  /* Ethernet controller IRQ */
1596 +#define LPD270_INT_USBC                (1 << 2)  /* USB client cable detection IRQ */
1597 +
1598 +
1599 +#endif
1600 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/lubbock.h linux-2.6.25-rc4/include/asm-arm/arch/lubbock.h
1601 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/lubbock.h        1970-01-01 01:00:00.000000000 +0100
1602 +++ linux-2.6.25-rc4/include/asm-arm/arch/lubbock.h     2008-02-26 01:20:20.000000000 +0100
1603 @@ -0,0 +1,40 @@
1604 +/*
1605 + *  linux/include/asm-arm/arch-pxa/lubbock.h
1606 + *
1607 + *  Author:    Nicolas Pitre
1608 + *  Created:   Jun 15, 2001
1609 + *  Copyright: MontaVista Software Inc.
1610 + *
1611 + * This program is free software; you can redistribute it and/or modify
1612 + * it under the terms of the GNU General Public License version 2 as
1613 + * published by the Free Software Foundation.
1614 + */
1615 +
1616 +#define LUBBOCK_ETH_PHYS       PXA_CS3_PHYS
1617 +
1618 +#define LUBBOCK_FPGA_PHYS      PXA_CS2_PHYS
1619 +#define LUBBOCK_FPGA_VIRT      (0xf0000000)
1620 +#define LUB_P2V(x)             ((x) - LUBBOCK_FPGA_PHYS + LUBBOCK_FPGA_VIRT)
1621 +#define LUB_V2P(x)             ((x) - LUBBOCK_FPGA_VIRT + LUBBOCK_FPGA_PHYS)
1622 +
1623 +#ifndef __ASSEMBLY__
1624 +#  define __LUB_REG(x)         (*((volatile unsigned long *)LUB_P2V(x)))
1625 +#else
1626 +#  define __LUB_REG(x)         LUB_P2V(x)
1627 +#endif
1628 +
1629 +/* FPGA register virtual addresses */
1630 +#define LUB_WHOAMI             __LUB_REG(LUBBOCK_FPGA_PHYS + 0x000)
1631 +#define LUB_HEXLED             __LUB_REG(LUBBOCK_FPGA_PHYS + 0x010)
1632 +#define LUB_DISC_BLNK_LED      __LUB_REG(LUBBOCK_FPGA_PHYS + 0x040)
1633 +#define LUB_CONF_SWITCHES      __LUB_REG(LUBBOCK_FPGA_PHYS + 0x050)
1634 +#define LUB_USER_SWITCHES      __LUB_REG(LUBBOCK_FPGA_PHYS + 0x060)
1635 +#define LUB_MISC_WR            __LUB_REG(LUBBOCK_FPGA_PHYS + 0x080)
1636 +#define LUB_MISC_RD            __LUB_REG(LUBBOCK_FPGA_PHYS + 0x090)
1637 +#define LUB_IRQ_MASK_EN                __LUB_REG(LUBBOCK_FPGA_PHYS + 0x0c0)
1638 +#define LUB_IRQ_SET_CLR                __LUB_REG(LUBBOCK_FPGA_PHYS + 0x0d0)
1639 +#define LUB_GP                 __LUB_REG(LUBBOCK_FPGA_PHYS + 0x100)
1640 +
1641 +#ifndef __ASSEMBLY__
1642 +extern void lubbock_set_misc_wr(unsigned int mask, unsigned int set);
1643 +#endif
1644 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/magician.h linux-2.6.25-rc4/include/asm-arm/arch/magician.h
1645 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/magician.h       1970-01-01 01:00:00.000000000 +0100
1646 +++ linux-2.6.25-rc4/include/asm-arm/arch/magician.h    2008-03-08 16:11:19.000000000 +0100
1647 @@ -0,0 +1,111 @@
1648 +/*
1649 + * GPIO and IRQ definitions for HTC Magician PDA phones
1650 + *
1651 + * Copyright (c) 2007 Philipp Zabel
1652 + *
1653 + * This program is free software; you can redistribute it and/or modify
1654 + * it under the terms of the GNU General Public License version 2 as
1655 + * published by the Free Software Foundation.
1656 + *
1657 + */
1658 +
1659 +#ifndef _MAGICIAN_H_
1660 +#define _MAGICIAN_H_
1661 +
1662 +#include <asm/arch/pxa-regs.h>
1663 +
1664 +/*
1665 + * PXA GPIOs
1666 + */
1667 +
1668 +#define GPIO0_MAGICIAN_KEY_POWER               0
1669 +#define GPIO9_MAGICIAN_UNKNOWN                 9
1670 +#define GPIO10_MAGICIAN_GSM_IRQ                        10
1671 +#define GPIO11_MAGICIAN_GSM_OUT1               11
1672 +#define GPIO13_MAGICIAN_CPLD_IRQ               13
1673 +#define GPIO18_MAGICIAN_UNKNOWN                        18
1674 +#define GPIO22_MAGICIAN_VIBRA_EN               22
1675 +#define GPIO26_MAGICIAN_GSM_POWER              26
1676 +#define GPIO27_MAGICIAN_USBC_PUEN              27
1677 +#define GPIO30_MAGICIAN_nCHARGE_EN             30
1678 +#define GPIO37_MAGICIAN_KEY_HANGUP             37
1679 +#define GPIO38_MAGICIAN_KEY_CONTACTS           38
1680 +#define GPIO40_MAGICIAN_GSM_OUT2               40
1681 +#define GPIO48_MAGICIAN_UNKNOWN                        48
1682 +#define GPIO56_MAGICIAN_UNKNOWN                        56
1683 +#define GPIO57_MAGICIAN_CAM_RESET              57
1684 +#define GPIO83_MAGICIAN_nIR_EN                 83
1685 +#define GPIO86_MAGICIAN_GSM_RESET              86
1686 +#define GPIO87_MAGICIAN_GSM_SELECT             87
1687 +#define GPIO90_MAGICIAN_KEY_CALENDAR           90
1688 +#define GPIO91_MAGICIAN_KEY_CAMERA             91
1689 +#define GPIO93_MAGICIAN_KEY_UP                 93
1690 +#define GPIO94_MAGICIAN_KEY_DOWN               94
1691 +#define GPIO95_MAGICIAN_KEY_LEFT               95
1692 +#define GPIO96_MAGICIAN_KEY_RIGHT              96
1693 +#define GPIO97_MAGICIAN_KEY_ENTER              97
1694 +#define GPIO98_MAGICIAN_KEY_RECORD             98
1695 +#define GPIO99_MAGICIAN_HEADPHONE_IN           99
1696 +#define GPIO100_MAGICIAN_KEY_VOL_UP            100
1697 +#define GPIO101_MAGICIAN_KEY_VOL_DOWN          101
1698 +#define GPIO102_MAGICIAN_KEY_PHONE             102
1699 +#define GPIO103_MAGICIAN_LED_KP                        103
1700 +#define GPIO104_MAGICIAN_LCD_POWER_1           104
1701 +#define GPIO105_MAGICIAN_LCD_POWER_2           105
1702 +#define GPIO106_MAGICIAN_LCD_POWER_3           106
1703 +#define GPIO107_MAGICIAN_DS1WM_IRQ             107
1704 +#define GPIO108_MAGICIAN_GSM_READY             108
1705 +#define GPIO114_MAGICIAN_UNKNOWN               114
1706 +#define GPIO115_MAGICIAN_nPEN_IRQ              115
1707 +#define GPIO116_MAGICIAN_nCAM_EN               116
1708 +#define GPIO119_MAGICIAN_UNKNOWN               119
1709 +#define GPIO120_MAGICIAN_UNKNOWN               120
1710 +
1711 +/*
1712 + * PXA GPIO alternate function mode & direction
1713 + */
1714 +
1715 +#define GPIO0_MAGICIAN_KEY_POWER_MD            (0 | GPIO_IN)
1716 +#define GPIO9_MAGICIAN_UNKNOWN_MD              (9 | GPIO_IN)
1717 +#define GPIO10_MAGICIAN_GSM_IRQ_MD             (10 | GPIO_IN)
1718 +#define GPIO11_MAGICIAN_GSM_OUT1_MD            (11 | GPIO_OUT)
1719 +#define GPIO13_MAGICIAN_CPLD_IRQ_MD            (13 | GPIO_IN)
1720 +#define GPIO18_MAGICIAN_UNKNOWN_MD             (18 | GPIO_OUT)
1721 +#define GPIO22_MAGICIAN_VIBRA_EN_MD            (22 | GPIO_OUT)
1722 +#define GPIO26_MAGICIAN_GSM_POWER_MD           (26 | GPIO_OUT)
1723 +#define GPIO27_MAGICIAN_USBC_PUEN_MD           (27 | GPIO_OUT)
1724 +#define GPIO30_MAGICIAN_nCHARGE_EN_MD          (30 | GPIO_OUT)
1725 +#define GPIO37_MAGICIAN_KEY_HANGUP_MD          (37 | GPIO_OUT)
1726 +#define GPIO38_MAGICIAN_KEY_CONTACTS_MD                (38 | GPIO_OUT)
1727 +#define GPIO40_MAGICIAN_GSM_OUT2_MD            (40 | GPIO_OUT)
1728 +#define GPIO48_MAGICIAN_UNKNOWN_MD             (48 | GPIO_OUT)
1729 +#define GPIO56_MAGICIAN_UNKNOWN_MD             (56 | GPIO_OUT)
1730 +#define GPIO57_MAGICIAN_CAM_RESET_MD           (57 | GPIO_OUT)
1731 +#define GPIO83_MAGICIAN_nIR_EN_MD              (83 | GPIO_OUT)
1732 +#define GPIO86_MAGICIAN_GSM_RESET_MD           (86 | GPIO_OUT)
1733 +#define GPIO87_MAGICIAN_GSM_SELECT_MD          (87 | GPIO_OUT)
1734 +#define GPIO90_MAGICIAN_KEY_CALENDAR_MD                (90 | GPIO_OUT)
1735 +#define GPIO91_MAGICIAN_KEY_CAMERA_MD          (91 | GPIO_OUT)
1736 +#define GPIO93_MAGICIAN_KEY_UP_MD              (93 | GPIO_IN)
1737 +#define GPIO94_MAGICIAN_KEY_DOWN_MD            (94 | GPIO_IN)
1738 +#define GPIO95_MAGICIAN_KEY_LEFT_MD            (95 | GPIO_IN)
1739 +#define GPIO96_MAGICIAN_KEY_RIGHT_MD           (96 | GPIO_IN)
1740 +#define GPIO97_MAGICIAN_KEY_ENTER_MD           (97 | GPIO_IN)
1741 +#define GPIO98_MAGICIAN_KEY_RECORD_MD          (98 | GPIO_IN)
1742 +#define GPIO99_MAGICIAN_HEADPHONE_IN_MD                (99 | GPIO_IN)
1743 +#define GPIO100_MAGICIAN_KEY_VOL_UP_MD         (100 | GPIO_IN)
1744 +#define GPIO101_MAGICIAN_KEY_VOL_DOWN_MD       (101 | GPIO_IN)
1745 +#define GPIO102_MAGICIAN_KEY_PHONE_MD          (102 | GPIO_IN)
1746 +#define GPIO103_MAGICIAN_LED_KP_MD             (103 | GPIO_OUT)
1747 +#define GPIO104_MAGICIAN_LCD_POWER_1_MD        (104 | GPIO_OUT)
1748 +#define GPIO105_MAGICIAN_LCD_POWER_2_MD                (105 | GPIO_OUT)
1749 +#define GPIO106_MAGICIAN_LCD_POWER_3_MD                (106 | GPIO_OUT)
1750 +#define GPIO107_MAGICIAN_DS1WM_IRQ_MD          (107 | GPIO_IN)
1751 +#define GPIO108_MAGICIAN_GSM_READY_MD          (108 | GPIO_IN)
1752 +#define GPIO114_MAGICIAN_UNKNOWN_MD            (114 | GPIO_OUT)
1753 +#define GPIO115_MAGICIAN_nPEN_IRQ_MD           (115 | GPIO_IN)
1754 +#define GPIO116_MAGICIAN_nCAM_EN_MD            (116 | GPIO_OUT)
1755 +#define GPIO119_MAGICIAN_UNKNOWN_MD            (119 | GPIO_OUT)
1756 +#define GPIO120_MAGICIAN_UNKNOWN_MD            (120 | GPIO_OUT)
1757 +
1758 +#endif /* _MAGICIAN_H_ */
1759 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/mainstone.h linux-2.6.25-rc4/include/asm-arm/arch/mainstone.h
1760 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/mainstone.h      1970-01-01 01:00:00.000000000 +0100
1761 +++ linux-2.6.25-rc4/include/asm-arm/arch/mainstone.h   2008-02-26 01:20:20.000000000 +0100
1762 @@ -0,0 +1,120 @@
1763 +/*
1764 + *  linux/include/asm-arm/arch-pxa/mainstone.h
1765 + *
1766 + *  Author:    Nicolas Pitre
1767 + *  Created:   Nov 14, 2002
1768 + *  Copyright: MontaVista Software Inc.
1769 + *
1770 + * This program is free software; you can redistribute it and/or modify
1771 + * it under the terms of the GNU General Public License version 2 as
1772 + * published by the Free Software Foundation.
1773 + */
1774 +
1775 +#ifndef ASM_ARCH_MAINSTONE_H
1776 +#define ASM_ARCH_MAINSTONE_H
1777 +
1778 +#define MST_ETH_PHYS           PXA_CS4_PHYS
1779 +
1780 +#define MST_FPGA_PHYS          PXA_CS2_PHYS
1781 +#define MST_FPGA_VIRT          (0xf0000000)
1782 +#define MST_P2V(x)             ((x) - MST_FPGA_PHYS + MST_FPGA_VIRT)
1783 +#define MST_V2P(x)             ((x) - MST_FPGA_VIRT + MST_FPGA_PHYS)
1784 +
1785 +#ifndef __ASSEMBLY__
1786 +# define __MST_REG(x)          (*((volatile unsigned long *)MST_P2V(x)))
1787 +#else
1788 +# define __MST_REG(x)          MST_P2V(x)
1789 +#endif
1790 +
1791 +/* board level registers in the FPGA */
1792 +
1793 +#define MST_LEDDAT1            __MST_REG(0x08000010)
1794 +#define MST_LEDDAT2            __MST_REG(0x08000014)
1795 +#define MST_LEDCTRL            __MST_REG(0x08000040)
1796 +#define MST_GPSWR              __MST_REG(0x08000060)
1797 +#define MST_MSCWR1             __MST_REG(0x08000080)
1798 +#define MST_MSCWR2             __MST_REG(0x08000084)
1799 +#define MST_MSCWR3             __MST_REG(0x08000088)
1800 +#define MST_MSCRD              __MST_REG(0x08000090)
1801 +#define MST_INTMSKENA          __MST_REG(0x080000c0)
1802 +#define MST_INTSETCLR          __MST_REG(0x080000d0)
1803 +#define MST_PCMCIA0            __MST_REG(0x080000e0)
1804 +#define MST_PCMCIA1            __MST_REG(0x080000e4)
1805 +
1806 +#define MST_MSCWR1_CAMERA_ON   (1 << 15)  /* Camera interface power control */
1807 +#define MST_MSCWR1_CAMERA_SEL  (1 << 14)  /* Camera interface mux control */
1808 +#define MST_MSCWR1_LCD_CTL     (1 << 13)  /* General-purpose LCD control */
1809 +#define MST_MSCWR1_MS_ON       (1 << 12)  /* Memory Stick power control */
1810 +#define MST_MSCWR1_MMC_ON      (1 << 11)  /* MultiMediaCard* power control */
1811 +#define MST_MSCWR1_MS_SEL      (1 << 10)  /* SD/MS multiplexer control */
1812 +#define MST_MSCWR1_BB_SEL      (1 << 9)   /* PCMCIA/Baseband multiplexer */
1813 +#define MST_MSCWR1_BT_ON       (1 << 8)   /* Bluetooth UART transceiver */
1814 +#define MST_MSCWR1_BTDTR       (1 << 7)   /* Bluetooth UART DTR */
1815 +
1816 +#define MST_MSCWR1_IRDA_MASK   (3 << 5)   /* IrDA transceiver mode */
1817 +#define MST_MSCWR1_IRDA_FULL   (0 << 5)   /* full distance power */
1818 +#define MST_MSCWR1_IRDA_OFF    (1 << 5)   /* shutdown */
1819 +#define MST_MSCWR1_IRDA_MED    (2 << 5)   /* 2/3 distance power */
1820 +#define MST_MSCWR1_IRDA_LOW    (3 << 5)   /* 1/3 distance power */
1821 +
1822 +#define MST_MSCWR1_IRDA_FIR    (1 << 4)   /* IrDA transceiver SIR/FIR */
1823 +#define MST_MSCWR1_GREENLED    (1 << 3)   /* LED D1 control */
1824 +#define MST_MSCWR1_PDC_CTL     (1 << 2)   /* reserved */
1825 +#define MST_MSCWR1_MTR_ON      (1 << 1)   /* Silent alert motor */
1826 +#define MST_MSCWR1_SYSRESET    (1 << 0)   /* System reset */
1827 +
1828 +#define MST_MSCWR2_USB_OTG_RST (1 << 6)   /* USB On The Go reset */
1829 +#define MST_MSCWR2_USB_OTG_SEL (1 << 5)   /* USB On The Go control */
1830 +#define MST_MSCWR2_nUSBC_SC    (1 << 4)   /* USB client soft connect control */
1831 +#define MST_MSCWR2_I2S_SPKROFF (1 << 3)   /* I2S CODEC amplifier control */
1832 +#define MST_MSCWR2_AC97_SPKROFF        (1 << 2)   /* AC97 CODEC amplifier control */
1833 +#define MST_MSCWR2_RADIO_PWR   (1 << 1)   /* Radio module power control */
1834 +#define MST_MSCWR2_RADIO_WAKE  (1 << 0)   /* Radio module wake-up signal */
1835 +
1836 +#define MST_MSCWR3_GPIO_RESET_EN       (1 << 2) /* Enable GPIO Reset */
1837 +#define MST_MSCWR3_GPIO_RESET          (1 << 1) /* Initiate a GPIO Reset */
1838 +#define MST_MSCWR3_COMMS_SW_RESET      (1 << 0) /* Communications Processor Reset Control */
1839 +
1840 +#define MST_MSCRD_nPENIRQ      (1 << 9)   /* ADI7873* nPENIRQ signal */
1841 +#define MST_MSCRD_nMEMSTK_CD   (1 << 8)   /* Memory Stick detection signal */
1842 +#define MST_MSCRD_nMMC_CD      (1 << 7)   /* SD/MMC card detection signal */
1843 +#define MST_MSCRD_nUSIM_CD     (1 << 6)   /* USIM card detection signal */
1844 +#define MST_MSCRD_USB_CBL      (1 << 5)   /* USB client cable status */
1845 +#define MST_MSCRD_TS_BUSY      (1 << 4)   /* ADI7873 busy */
1846 +#define MST_MSCRD_BTDSR                (1 << 3)   /* Bluetooth UART DSR */
1847 +#define MST_MSCRD_BTRI         (1 << 2)   /* Bluetooth UART Ring Indicator */
1848 +#define MST_MSCRD_BTDCD                (1 << 1)   /* Bluetooth UART DCD */
1849 +#define MST_MSCRD_nMMC_WP      (1 << 0)   /* SD/MMC write-protect status */
1850 +
1851 +#define MST_INT_S1_IRQ         (1 << 15)  /* PCMCIA socket 1 IRQ */
1852 +#define MST_INT_S1_STSCHG      (1 << 14)  /* PCMCIA socket 1 status changed */
1853 +#define MST_INT_S1_CD          (1 << 13)  /* PCMCIA socket 1 card detection */
1854 +#define MST_INT_S0_IRQ         (1 << 11)  /* PCMCIA socket 0 IRQ */
1855 +#define MST_INT_S0_STSCHG      (1 << 10)  /* PCMCIA socket 0 status changed */
1856 +#define MST_INT_S0_CD          (1 << 9)   /* PCMCIA socket 0 card detection */
1857 +#define MST_INT_nEXBRD_INT     (1 << 7)   /* Expansion board IRQ */
1858 +#define MST_INT_MSINS          (1 << 6)   /* Memory Stick* detection */
1859 +#define MST_INT_PENIRQ         (1 << 5)   /* ADI7873* touch-screen IRQ */
1860 +#define MST_INT_AC97           (1 << 4)   /* AC'97 CODEC IRQ */
1861 +#define MST_INT_ETHERNET       (1 << 3)   /* Ethernet controller IRQ */
1862 +#define MST_INT_USBC           (1 << 2)   /* USB client cable detection IRQ */
1863 +#define MST_INT_USIM           (1 << 1)   /* USIM card detection IRQ */
1864 +#define MST_INT_MMC            (1 << 0)   /* MMC/SD card detection IRQ */
1865 +
1866 +#define MST_PCMCIA_nIRQ                (1 << 10)  /* IRQ / ready signal */
1867 +#define MST_PCMCIA_nSPKR_BVD2  (1 << 9)   /* VDD sense / digital speaker */
1868 +#define MST_PCMCIA_nSTSCHG_BVD1        (1 << 8)   /* VDD sense / card status changed */
1869 +#define MST_PCMCIA_nVS2                (1 << 7)   /* VSS voltage sense */
1870 +#define MST_PCMCIA_nVS1                (1 << 6)   /* VSS voltage sense */
1871 +#define MST_PCMCIA_nCD         (1 << 5)   /* Card detection signal */
1872 +#define MST_PCMCIA_RESET       (1 << 4)   /* Card reset signal */
1873 +#define MST_PCMCIA_PWR_MASK    (0x000f)   /* MAX1602 power-supply controls */
1874 +
1875 +#define MST_PCMCIA_PWR_VPP_0    0x0       /* voltage VPP = 0V */
1876 +#define MST_PCMCIA_PWR_VPP_120  0x2       /* voltage VPP = 12V*/
1877 +#define MST_PCMCIA_PWR_VPP_VCC  0x1       /* voltage VPP = VCC */
1878 +#define MST_PCMCIA_PWR_VCC_0    0x0       /* voltage VCC = 0V */
1879 +#define MST_PCMCIA_PWR_VCC_33   0x8       /* voltage VCC = 3.3V */
1880 +#define MST_PCMCIA_PWR_VCC_50   0x4       /* voltage VCC = 5.0V */
1881 +
1882 +#endif
1883 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/memory.h linux-2.6.25-rc4/include/asm-arm/arch/memory.h
1884 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/memory.h 1970-01-01 01:00:00.000000000 +0100
1885 +++ linux-2.6.25-rc4/include/asm-arm/arch/memory.h      2008-02-26 01:20:20.000000000 +0100
1886 @@ -0,0 +1,52 @@
1887 +/*
1888 + *  linux/include/asm-arm/arch-pxa/memory.h
1889 + *
1890 + * Author:     Nicolas Pitre
1891 + * Copyright:  (C) 2001 MontaVista Software Inc.
1892 + *
1893 + * This program is free software; you can redistribute it and/or modify
1894 + * it under the terms of the GNU General Public License version 2 as
1895 + * published by the Free Software Foundation.
1896 + */
1897 +
1898 +#ifndef __ASM_ARCH_MEMORY_H
1899 +#define __ASM_ARCH_MEMORY_H
1900 +
1901 +/*
1902 + * Physical DRAM offset.
1903 + */
1904 +#define PHYS_OFFSET    UL(0xa0000000)
1905 +
1906 +/*
1907 + * Virtual view <-> DMA view memory address translations
1908 + * virt_to_bus: Used to translate the virtual address to an
1909 + *             address suitable to be passed to set_dma_addr
1910 + * bus_to_virt: Used to convert an address for DMA operations
1911 + *             to an address that the kernel can use.
1912 + */
1913 +#define __virt_to_bus(x)        __virt_to_phys(x)
1914 +#define __bus_to_virt(x)        __phys_to_virt(x)
1915 +
1916 +/*
1917 + * The nodes are matched with the physical SDRAM banks as follows:
1918 + *
1919 + *     node 0:  0xa0000000-0xa3ffffff  -->  0xc0000000-0xc3ffffff
1920 + *     node 1:  0xa4000000-0xa7ffffff  -->  0xc4000000-0xc7ffffff
1921 + *     node 2:  0xa8000000-0xabffffff  -->  0xc8000000-0xcbffffff
1922 + *     node 3:  0xac000000-0xafffffff  -->  0xcc000000-0xcfffffff
1923 + *
1924 + * This needs a node mem size of 26 bits.
1925 + */
1926 +#define NODE_MEM_SIZE_BITS     26
1927 +
1928 +#if !defined(__ASSEMBLY__) && defined(CONFIG_MACH_ARMCORE) && defined(CONFIG_PCI)
1929 +void cmx270_pci_adjust_zones(int node, unsigned long *size,
1930 +                            unsigned long *holes);
1931 +
1932 +#define arch_adjust_zones(node, size, holes) \
1933 +       cmx270_pci_adjust_zones(node, size, holes)
1934 +
1935 +#define ISA_DMA_THRESHOLD      (PHYS_OFFSET + SZ_64M - 1)
1936 +#endif
1937 +
1938 +#endif
1939 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/mfp.h linux-2.6.25-rc4/include/asm-arm/arch/mfp.h
1940 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/mfp.h    1970-01-01 01:00:00.000000000 +0100
1941 +++ linux-2.6.25-rc4/include/asm-arm/arch/mfp.h 2008-03-08 16:11:19.000000000 +0100
1942 @@ -0,0 +1,311 @@
1943 +/*
1944 + * linux/include/asm-arm/arch-pxa/mfp.h
1945 + *
1946 + * Multi-Function Pin Definitions
1947 + *
1948 + * Copyright (C) 2007 Marvell International Ltd.
1949 + *
1950 + * 2007-8-21: eric miao <eric.miao@marvell.com>
1951 + *            initial version
1952 + *
1953 + *  This program is free software; you can redistribute it and/or modify
1954 + *  it under the terms of the GNU General Public License version 2 as
1955 + *  published by the Free Software Foundation.
1956 + */
1957 +
1958 +#ifndef __ASM_ARCH_MFP_H
1959 +#define __ASM_ARCH_MFP_H
1960 +
1961 +#define mfp_to_gpio(m) ((m) % 128)
1962 +
1963 +/* list of all the configurable MFP pins */
1964 +enum {
1965 +       MFP_PIN_INVALID = -1,
1966 +
1967 +       MFP_PIN_GPIO0 = 0,
1968 +       MFP_PIN_GPIO1,
1969 +       MFP_PIN_GPIO2,
1970 +       MFP_PIN_GPIO3,
1971 +       MFP_PIN_GPIO4,
1972 +       MFP_PIN_GPIO5,
1973 +       MFP_PIN_GPIO6,
1974 +       MFP_PIN_GPIO7,
1975 +       MFP_PIN_GPIO8,
1976 +       MFP_PIN_GPIO9,
1977 +       MFP_PIN_GPIO10,
1978 +       MFP_PIN_GPIO11,
1979 +       MFP_PIN_GPIO12,
1980 +       MFP_PIN_GPIO13,
1981 +       MFP_PIN_GPIO14,
1982 +       MFP_PIN_GPIO15,
1983 +       MFP_PIN_GPIO16,
1984 +       MFP_PIN_GPIO17,
1985 +       MFP_PIN_GPIO18,
1986 +       MFP_PIN_GPIO19,
1987 +       MFP_PIN_GPIO20,
1988 +       MFP_PIN_GPIO21,
1989 +       MFP_PIN_GPIO22,
1990 +       MFP_PIN_GPIO23,
1991 +       MFP_PIN_GPIO24,
1992 +       MFP_PIN_GPIO25,
1993 +       MFP_PIN_GPIO26,
1994 +       MFP_PIN_GPIO27,
1995 +       MFP_PIN_GPIO28,
1996 +       MFP_PIN_GPIO29,
1997 +       MFP_PIN_GPIO30,
1998 +       MFP_PIN_GPIO31,
1999 +       MFP_PIN_GPIO32,
2000 +       MFP_PIN_GPIO33,
2001 +       MFP_PIN_GPIO34,
2002 +       MFP_PIN_GPIO35,
2003 +       MFP_PIN_GPIO36,
2004 +       MFP_PIN_GPIO37,
2005 +       MFP_PIN_GPIO38,
2006 +       MFP_PIN_GPIO39,
2007 +       MFP_PIN_GPIO40,
2008 +       MFP_PIN_GPIO41,
2009 +       MFP_PIN_GPIO42,
2010 +       MFP_PIN_GPIO43,
2011 +       MFP_PIN_GPIO44,
2012 +       MFP_PIN_GPIO45,
2013 +       MFP_PIN_GPIO46,
2014 +       MFP_PIN_GPIO47,
2015 +       MFP_PIN_GPIO48,
2016 +       MFP_PIN_GPIO49,
2017 +       MFP_PIN_GPIO50,
2018 +       MFP_PIN_GPIO51,
2019 +       MFP_PIN_GPIO52,
2020 +       MFP_PIN_GPIO53,
2021 +       MFP_PIN_GPIO54,
2022 +       MFP_PIN_GPIO55,
2023 +       MFP_PIN_GPIO56,
2024 +       MFP_PIN_GPIO57,
2025 +       MFP_PIN_GPIO58,
2026 +       MFP_PIN_GPIO59,
2027 +       MFP_PIN_GPIO60,
2028 +       MFP_PIN_GPIO61,
2029 +       MFP_PIN_GPIO62,
2030 +       MFP_PIN_GPIO63,
2031 +       MFP_PIN_GPIO64,
2032 +       MFP_PIN_GPIO65,
2033 +       MFP_PIN_GPIO66,
2034 +       MFP_PIN_GPIO67,
2035 +       MFP_PIN_GPIO68,
2036 +       MFP_PIN_GPIO69,
2037 +       MFP_PIN_GPIO70,
2038 +       MFP_PIN_GPIO71,
2039 +       MFP_PIN_GPIO72,
2040 +       MFP_PIN_GPIO73,
2041 +       MFP_PIN_GPIO74,
2042 +       MFP_PIN_GPIO75,
2043 +       MFP_PIN_GPIO76,
2044 +       MFP_PIN_GPIO77,
2045 +       MFP_PIN_GPIO78,
2046 +       MFP_PIN_GPIO79,
2047 +       MFP_PIN_GPIO80,
2048 +       MFP_PIN_GPIO81,
2049 +       MFP_PIN_GPIO82,
2050 +       MFP_PIN_GPIO83,
2051 +       MFP_PIN_GPIO84,
2052 +       MFP_PIN_GPIO85,
2053 +       MFP_PIN_GPIO86,
2054 +       MFP_PIN_GPIO87,
2055 +       MFP_PIN_GPIO88,
2056 +       MFP_PIN_GPIO89,
2057 +       MFP_PIN_GPIO90,
2058 +       MFP_PIN_GPIO91,
2059 +       MFP_PIN_GPIO92,
2060 +       MFP_PIN_GPIO93,
2061 +       MFP_PIN_GPIO94,
2062 +       MFP_PIN_GPIO95,
2063 +       MFP_PIN_GPIO96,
2064 +       MFP_PIN_GPIO97,
2065 +       MFP_PIN_GPIO98,
2066 +       MFP_PIN_GPIO99,
2067 +       MFP_PIN_GPIO100,
2068 +       MFP_PIN_GPIO101,
2069 +       MFP_PIN_GPIO102,
2070 +       MFP_PIN_GPIO103,
2071 +       MFP_PIN_GPIO104,
2072 +       MFP_PIN_GPIO105,
2073 +       MFP_PIN_GPIO106,
2074 +       MFP_PIN_GPIO107,
2075 +       MFP_PIN_GPIO108,
2076 +       MFP_PIN_GPIO109,
2077 +       MFP_PIN_GPIO110,
2078 +       MFP_PIN_GPIO111,
2079 +       MFP_PIN_GPIO112,
2080 +       MFP_PIN_GPIO113,
2081 +       MFP_PIN_GPIO114,
2082 +       MFP_PIN_GPIO115,
2083 +       MFP_PIN_GPIO116,
2084 +       MFP_PIN_GPIO117,
2085 +       MFP_PIN_GPIO118,
2086 +       MFP_PIN_GPIO119,
2087 +       MFP_PIN_GPIO120,
2088 +       MFP_PIN_GPIO121,
2089 +       MFP_PIN_GPIO122,
2090 +       MFP_PIN_GPIO123,
2091 +       MFP_PIN_GPIO124,
2092 +       MFP_PIN_GPIO125,
2093 +       MFP_PIN_GPIO126,
2094 +       MFP_PIN_GPIO127,
2095 +       MFP_PIN_GPIO0_2,
2096 +       MFP_PIN_GPIO1_2,
2097 +       MFP_PIN_GPIO2_2,
2098 +       MFP_PIN_GPIO3_2,
2099 +       MFP_PIN_GPIO4_2,
2100 +       MFP_PIN_GPIO5_2,
2101 +       MFP_PIN_GPIO6_2,
2102 +       MFP_PIN_GPIO7_2,
2103 +       MFP_PIN_GPIO8_2,
2104 +       MFP_PIN_GPIO9_2,
2105 +       MFP_PIN_GPIO10_2,
2106 +       MFP_PIN_GPIO11_2,
2107 +       MFP_PIN_GPIO12_2,
2108 +       MFP_PIN_GPIO13_2,
2109 +       MFP_PIN_GPIO14_2,
2110 +       MFP_PIN_GPIO15_2,
2111 +       MFP_PIN_GPIO16_2,
2112 +       MFP_PIN_GPIO17_2,
2113 +
2114 +       MFP_PIN_ULPI_STP,
2115 +       MFP_PIN_ULPI_NXT,
2116 +       MFP_PIN_ULPI_DIR,
2117 +
2118 +       MFP_PIN_nXCVREN,
2119 +       MFP_PIN_DF_CLE_nOE,
2120 +       MFP_PIN_DF_nADV1_ALE,
2121 +       MFP_PIN_DF_SCLK_E,
2122 +       MFP_PIN_DF_SCLK_S,
2123 +       MFP_PIN_nBE0,
2124 +       MFP_PIN_nBE1,
2125 +       MFP_PIN_DF_nADV2_ALE,
2126 +       MFP_PIN_DF_INT_RnB,
2127 +       MFP_PIN_DF_nCS0,
2128 +       MFP_PIN_DF_nCS1,
2129 +       MFP_PIN_nLUA,
2130 +       MFP_PIN_nLLA,
2131 +       MFP_PIN_DF_nWE,
2132 +       MFP_PIN_DF_ALE_nWE,
2133 +       MFP_PIN_DF_nRE_nOE,
2134 +       MFP_PIN_DF_ADDR0,
2135 +       MFP_PIN_DF_ADDR1,
2136 +       MFP_PIN_DF_ADDR2,
2137 +       MFP_PIN_DF_ADDR3,
2138 +       MFP_PIN_DF_IO0,
2139 +       MFP_PIN_DF_IO1,
2140 +       MFP_PIN_DF_IO2,
2141 +       MFP_PIN_DF_IO3,
2142 +       MFP_PIN_DF_IO4,
2143 +       MFP_PIN_DF_IO5,
2144 +       MFP_PIN_DF_IO6,
2145 +       MFP_PIN_DF_IO7,
2146 +       MFP_PIN_DF_IO8,
2147 +       MFP_PIN_DF_IO9,
2148 +       MFP_PIN_DF_IO10,
2149 +       MFP_PIN_DF_IO11,
2150 +       MFP_PIN_DF_IO12,
2151 +       MFP_PIN_DF_IO13,
2152 +       MFP_PIN_DF_IO14,
2153 +       MFP_PIN_DF_IO15,
2154 +
2155 +       MFP_PIN_MAX,
2156 +};
2157 +
2158 +/*
2159 + * a possible MFP configuration is represented by a 32-bit integer
2160 + *
2161 + * bit  0.. 9 - MFP Pin Number (1024 Pins Maximum)
2162 + * bit 10..12 - Alternate Function Selection
2163 + * bit 13..15 - Drive Strength
2164 + * bit 16..18 - Low Power Mode State
2165 + * bit 19..20 - Low Power Mode Edge Detection
2166 + * bit 21..22 - Run Mode Pull State
2167 + *
2168 + * to facilitate the definition, the following macros are provided
2169 + *
2170 + * MFP_CFG_DEFAULT - default MFP configuration value, with
2171 + *               alternate function = 0,
2172 + *               drive strength = fast 3mA (MFP_DS03X)
2173 + *               low power mode = default
2174 + *               edge detection = none
2175 + *
2176 + * MFP_CFG     - default MFPR value with alternate function
2177 + * MFP_CFG_DRV - default MFPR value with alternate function and
2178 + *               pin drive strength
2179 + * MFP_CFG_LPM - default MFPR value with alternate function and
2180 + *               low power mode
2181 + * MFP_CFG_X   - default MFPR value with alternate function,
2182 + *               pin drive strength and low power mode
2183 + */
2184 +
2185 +typedef unsigned long mfp_cfg_t;
2186 +
2187 +#define MFP_PIN(x)             ((x) & 0x3ff)
2188 +
2189 +#define MFP_AF0                        (0x0 << 10)
2190 +#define MFP_AF1                        (0x1 << 10)
2191 +#define MFP_AF2                        (0x2 << 10)
2192 +#define MFP_AF3                        (0x3 << 10)
2193 +#define MFP_AF4                        (0x4 << 10)
2194 +#define MFP_AF5                        (0x5 << 10)
2195 +#define MFP_AF6                        (0x6 << 10)
2196 +#define MFP_AF7                        (0x7 << 10)
2197 +#define MFP_AF_MASK            (0x7 << 10)
2198 +#define MFP_AF(x)              (((x) >> 10) & 0x7)
2199 +
2200 +#define MFP_DS01X              (0x0 << 13)
2201 +#define MFP_DS02X              (0x1 << 13)
2202 +#define MFP_DS03X              (0x2 << 13)
2203 +#define MFP_DS04X              (0x3 << 13)
2204 +#define MFP_DS06X              (0x4 << 13)
2205 +#define MFP_DS08X              (0x5 << 13)
2206 +#define MFP_DS10X              (0x6 << 13)
2207 +#define MFP_DS13X              (0x7 << 13)
2208 +#define MFP_DS_MASK            (0x7 << 13)
2209 +#define MFP_DS(x)              (((x) >> 13) & 0x7)
2210 +
2211 +#define MFP_LPM_INPUT          (0x0 << 16)
2212 +#define MFP_LPM_DRIVE_LOW      (0x1 << 16)
2213 +#define MFP_LPM_DRIVE_HIGH     (0x2 << 16)
2214 +#define MFP_LPM_PULL_LOW       (0x3 << 16)
2215 +#define MFP_LPM_PULL_HIGH      (0x4 << 16)
2216 +#define MFP_LPM_FLOAT          (0x5 << 16)
2217 +#define MFP_LPM_STATE_MASK     (0x7 << 16)
2218 +#define MFP_LPM_STATE(x)       (((x) >> 16) & 0x7)
2219 +
2220 +#define MFP_LPM_EDGE_NONE      (0x0 << 19)
2221 +#define MFP_LPM_EDGE_RISE      (0x1 << 19)
2222 +#define MFP_LPM_EDGE_FALL      (0x2 << 19)
2223 +#define MFP_LPM_EDGE_BOTH      (0x3 << 19)
2224 +#define MFP_LPM_EDGE_MASK      (0x3 << 19)
2225 +#define MFP_LPM_EDGE(x)                (((x) >> 19) & 0x3)
2226 +
2227 +#define MFP_PULL_NONE          (0x0 << 21)
2228 +#define MFP_PULL_LOW           (0x1 << 21)
2229 +#define MFP_PULL_HIGH          (0x2 << 21)
2230 +#define MFP_PULL_BOTH          (0x3 << 21)
2231 +#define MFP_PULL_MASK          (0x3 << 21)
2232 +#define MFP_PULL(x)            (((x) >> 21) & 0x3)
2233 +
2234 +#define MFP_CFG_DEFAULT                (MFP_AF0 | MFP_DS03X | MFP_LPM_INPUT |\
2235 +                                MFP_LPM_EDGE_NONE | MFP_PULL_NONE)
2236 +
2237 +#define MFP_CFG(pin, af)               \
2238 +       ((MFP_CFG_DEFAULT & ~MFP_AF_MASK) |\
2239 +        (MFP_PIN(MFP_PIN_##pin) | MFP_##af))
2240 +
2241 +#define MFP_CFG_DRV(pin, af, drv)      \
2242 +       ((MFP_CFG_DEFAULT & ~(MFP_AF_MASK | MFP_DS_MASK)) |\
2243 +        (MFP_PIN(MFP_PIN_##pin) | MFP_##af | MFP_##drv))
2244 +
2245 +#define MFP_CFG_LPM(pin, af, lpm)      \
2246 +       ((MFP_CFG_DEFAULT & ~(MFP_AF_MASK | MFP_LPM_STATE_MASK)) |\
2247 +        (MFP_PIN(MFP_PIN_##pin) | MFP_##af | MFP_LPM_##lpm))
2248 +
2249 +#define MFP_CFG_X(pin, af, drv, lpm)   \
2250 +       ((MFP_CFG_DEFAULT & ~(MFP_AF_MASK | MFP_DS_MASK | MFP_LPM_STATE_MASK)) |\
2251 +        (MFP_PIN(MFP_PIN_##pin) | MFP_##af | MFP_##drv | MFP_LPM_##lpm))
2252 +
2253 +#endif /* __ASM_ARCH_MFP_H */
2254 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/mfp-pxa300.h linux-2.6.25-rc4/include/asm-arm/arch/mfp-pxa300.h
2255 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/mfp-pxa300.h     1970-01-01 01:00:00.000000000 +0100
2256 +++ linux-2.6.25-rc4/include/asm-arm/arch/mfp-pxa300.h  2008-03-08 16:11:19.000000000 +0100
2257 @@ -0,0 +1,575 @@
2258 +/*
2259 + * linux/include/asm-arm/arch-pxa/mfp-pxa300.h
2260 + *
2261 + * PXA300/PXA310 specific MFP configuration definitions
2262 + *
2263 + * Copyright (C) 2007 Marvell International Ltd.
2264 + * 2007-08-21: eric miao <eric.miao@marvell.com>
2265 + *             initial version
2266 + *
2267 + *  This program is free software; you can redistribute it and/or modify
2268 + *  it under the terms of the GNU General Public License version 2 as
2269 + *  published by the Free Software Foundation.
2270 + */
2271 +
2272 +#ifndef __ASM_ARCH_MFP_PXA300_H
2273 +#define __ASM_ARCH_MFP_PXA300_H
2274 +
2275 +#include <asm/arch/mfp.h>
2276 +#include <asm/arch/mfp-pxa3xx.h>
2277 +
2278 +/* GPIO */
2279 +#define GPIO46_GPIO            MFP_CFG(GPIO46, AF1)
2280 +#define GPIO49_GPIO            MFP_CFG(GPIO49, AF3)
2281 +#define GPIO50_GPIO            MFP_CFG(GPIO50, AF2)
2282 +#define GPIO51_GPIO            MFP_CFG(GPIO51, AF3)
2283 +#define GPIO52_GPIO            MFP_CFG(GPIO52, AF3)
2284 +#define GPIO56_GPIO            MFP_CFG(GPIO56, AF0)
2285 +#define GPIO58_GPIO            MFP_CFG(GPIO58, AF0)
2286 +#define GPIO59_GPIO            MFP_CFG(GPIO59, AF0)
2287 +#define GPIO60_GPIO            MFP_CFG(GPIO60, AF0)
2288 +#define GPIO61_GPIO            MFP_CFG(GPIO61, AF0)
2289 +#define GPIO62_GPIO            MFP_CFG(GPIO62, AF0)
2290 +
2291 +#ifdef CONFIG_CPU_PXA310
2292 +#define GPIO7_2_GPIO           MFP_CFG(GPIO7_2, AF0)
2293 +#define GPIO8_2_GPIO           MFP_CFG(GPIO8_2, AF0)
2294 +#define GPIO9_2_GPIO           MFP_CFG(GPIO9_2, AF0)
2295 +#define GPIO10_2_GPIO          MFP_CFG(GPIO10_2, AF0)
2296 +#define GPIO11_2_GPIO          MFP_CFG(GPIO11_2, AF0)
2297 +#define GPIO12_2_GPIO          MFP_CFG(GPIO12_2, AF0)
2298 +#endif
2299 +
2300 +/* Chip Select */
2301 +#define GPIO2_nCS3             MFP_CFG(GPIO2,  AF1)
2302 +
2303 +/* AC97 */
2304 +#define GPIO23_AC97_nACRESET   MFP_CFG(GPIO23, AF1)
2305 +#define GPIO24_AC97_SYSCLK     MFP_CFG(GPIO24, AF1)
2306 +#define GPIO29_AC97_BITCLK     MFP_CFG(GPIO29, AF1)
2307 +#define GPIO25_AC97_SDATA_IN_0 MFP_CFG(GPIO25, AF1)
2308 +#define GPIO26_AC97_SDATA_IN_1 MFP_CFG(GPIO26, AF1)
2309 +#define GPIO17_AC97_SDATA_IN_2 MFP_CFG(GPIO17, AF3)
2310 +#define GPIO21_AC97_SDATA_IN_2 MFP_CFG(GPIO21, AF2)
2311 +#define GPIO18_AC97_SDATA_IN_3 MFP_CFG(GPIO18, AF3)
2312 +#define GPIO22_AC97_SDATA_IN_3 MFP_CFG(GPIO22, AF2)
2313 +#define GPIO27_AC97_SDATA_OUT  MFP_CFG(GPIO27, AF1)
2314 +#define GPIO28_AC97_SYNC       MFP_CFG(GPIO28, AF1)
2315 +
2316 +/* I2C */
2317 +#define GPIO21_I2C_SCL         MFP_CFG_LPM(GPIO21, AF1, PULL_HIGH)
2318 +#define GPIO22_I2C_SDA         MFP_CFG_LPM(GPIO22, AF1, PULL_HIGH)
2319 +
2320 +/* QCI */
2321 +#define GPIO39_CI_DD_0         MFP_CFG_DRV(GPIO39, AF1, DS04X)
2322 +#define GPIO40_CI_DD_1         MFP_CFG_DRV(GPIO40, AF1, DS04X)
2323 +#define GPIO41_CI_DD_2         MFP_CFG_DRV(GPIO41, AF1, DS04X)
2324 +#define GPIO42_CI_DD_3         MFP_CFG_DRV(GPIO42, AF1, DS04X)
2325 +#define GPIO43_CI_DD_4         MFP_CFG_DRV(GPIO43, AF1, DS04X)
2326 +#define GPIO44_CI_DD_5         MFP_CFG_DRV(GPIO44, AF1, DS04X)
2327 +#define GPIO45_CI_DD_6         MFP_CFG_DRV(GPIO45, AF1, DS04X)
2328 +#define GPIO46_CI_DD_7         MFP_CFG_DRV(GPIO46, AF0, DS04X)
2329 +#define GPIO47_CI_DD_8         MFP_CFG_DRV(GPIO47, AF1, DS04X)
2330 +#define GPIO48_CI_DD_9         MFP_CFG_DRV(GPIO48, AF1, DS04X)
2331 +#define GPIO52_CI_HSYNC                MFP_CFG_DRV(GPIO52, AF0, DS04X)
2332 +#define GPIO51_CI_VSYNC                MFP_CFG_DRV(GPIO51, AF0, DS04X)
2333 +#define GPIO49_CI_MCLK         MFP_CFG_DRV(GPIO49, AF0, DS04X)
2334 +#define GPIO50_CI_PCLK         MFP_CFG_DRV(GPIO50, AF0, DS04X)
2335 +
2336 +/* KEYPAD */
2337 +#define GPIO3_KP_DKIN_6                MFP_CFG_LPM(GPIO3,   AF2, FLOAT)
2338 +#define GPIO4_KP_DKIN_7                MFP_CFG_LPM(GPIO4,   AF2, FLOAT)
2339 +#define GPIO16_KP_DKIN_6       MFP_CFG_LPM(GPIO16,  AF6, FLOAT)
2340 +#define GPIO83_KP_DKIN_2       MFP_CFG_LPM(GPIO83,  AF5, FLOAT)
2341 +#define GPIO84_KP_DKIN_1       MFP_CFG_LPM(GPIO84,  AF5, FLOAT)
2342 +#define GPIO85_KP_DKIN_0       MFP_CFG_LPM(GPIO85,  AF3, FLOAT)
2343 +#define GPIO86_KP_DKIN_1       MFP_CFG_LPM(GPIO86,  AF3, FLOAT)
2344 +#define GPIO87_KP_DKIN_2       MFP_CFG_LPM(GPIO87,  AF3, FLOAT)
2345 +#define GPIO88_KP_DKIN_3       MFP_CFG_LPM(GPIO88,  AF3, FLOAT)
2346 +#define GPIO89_KP_DKIN_3       MFP_CFG_LPM(GPIO89,  AF3, FLOAT)
2347 +#define GPIO107_KP_DKIN_0      MFP_CFG_LPM(GPIO107, AF2, FLOAT)
2348 +#define GPIO108_KP_DKIN_1      MFP_CFG_LPM(GPIO108, AF2, FLOAT)
2349 +#define GPIO109_KP_DKIN_2      MFP_CFG_LPM(GPIO109, AF2, FLOAT)
2350 +#define GPIO110_KP_DKIN_3      MFP_CFG_LPM(GPIO110, AF2, FLOAT)
2351 +#define GPIO111_KP_DKIN_4      MFP_CFG_LPM(GPIO111, AF2, FLOAT)
2352 +#define GPIO112_KP_DKIN_5      MFP_CFG_LPM(GPIO112, AF2, FLOAT)
2353 +#define GPIO113_KP_DKIN_6      MFP_CFG_LPM(GPIO113, AF2, FLOAT)
2354 +#define GPIO114_KP_DKIN_7      MFP_CFG_LPM(GPIO114, AF2, FLOAT)
2355 +#define GPIO115_KP_DKIN_0      MFP_CFG_LPM(GPIO115, AF2, FLOAT)
2356 +#define GPIO116_KP_DKIN_1      MFP_CFG_LPM(GPIO116, AF2, FLOAT)
2357 +#define GPIO117_KP_DKIN_2      MFP_CFG_LPM(GPIO117, AF2, FLOAT)
2358 +#define GPIO118_KP_DKIN_3      MFP_CFG_LPM(GPIO118, AF2, FLOAT)
2359 +#define GPIO119_KP_DKIN_4      MFP_CFG_LPM(GPIO119, AF2, FLOAT)
2360 +#define GPIO120_KP_DKIN_5      MFP_CFG_LPM(GPIO120, AF2, FLOAT)
2361 +#define GPIO121_KP_DKIN_6      MFP_CFG_LPM(GPIO121, AF2, FLOAT)
2362 +#define GPIO122_KP_DKIN_5      MFP_CFG_LPM(GPIO122, AF2, FLOAT)
2363 +#define GPIO123_KP_DKIN_4      MFP_CFG_LPM(GPIO123, AF2, FLOAT)
2364 +#define GPIO124_KP_DKIN_3      MFP_CFG_LPM(GPIO124, AF2, FLOAT)
2365 +#define GPIO127_KP_DKIN_0      MFP_CFG_LPM(GPIO127, AF5, FLOAT)
2366 +#define GPIO0_2_KP_DKIN_0      MFP_CFG_LPM(GPIO0_2, AF2, FLOAT)
2367 +#define GPIO1_2_KP_DKIN_1      MFP_CFG_LPM(GPIO1_2, AF2, FLOAT)
2368 +#define GPIO2_2_KP_DKIN_6      MFP_CFG_LPM(GPIO2_2, AF2, FLOAT)
2369 +#define GPIO3_2_KP_DKIN_7      MFP_CFG_LPM(GPIO3_2, AF2, FLOAT)
2370 +#define GPIO4_2_KP_DKIN_1      MFP_CFG_LPM(GPIO4_2, AF2, FLOAT)
2371 +#define GPIO5_2_KP_DKIN_0      MFP_CFG_LPM(GPIO5_2, AF2, FLOAT)
2372 +
2373 +#define GPIO5_KP_MKIN_0                MFP_CFG_LPM(GPIO5,   AF2, FLOAT)
2374 +#define GPIO6_KP_MKIN_1                MFP_CFG_LPM(GPIO6,   AF2, FLOAT)
2375 +#define GPIO9_KP_MKIN_6                MFP_CFG_LPM(GPIO9,   AF3, FLOAT)
2376 +#define GPIO10_KP_MKIN_7       MFP_CFG_LPM(GPIO10,  AF3, FLOAT)
2377 +#define GPIO70_KP_MKIN_6       MFP_CFG_LPM(GPIO70,  AF3, FLOAT)
2378 +#define GPIO71_KP_MKIN_7       MFP_CFG_LPM(GPIO71,  AF3, FLOAT)
2379 +#define GPIO100_KP_MKIN_6      MFP_CFG_LPM(GPIO100, AF7, FLOAT)
2380 +#define GPIO101_KP_MKIN_7      MFP_CFG_LPM(GPIO101, AF7, FLOAT)
2381 +#define GPIO112_KP_MKIN_6      MFP_CFG_LPM(GPIO112, AF4, FLOAT)
2382 +#define GPIO113_KP_MKIN_7      MFP_CFG_LPM(GPIO113, AF4, FLOAT)
2383 +#define GPIO115_KP_MKIN_0      MFP_CFG_LPM(GPIO115, AF1, FLOAT)
2384 +#define GPIO116_KP_MKIN_1      MFP_CFG_LPM(GPIO116, AF1, FLOAT)
2385 +#define GPIO117_KP_MKIN_2      MFP_CFG_LPM(GPIO117, AF1, FLOAT)
2386 +#define GPIO118_KP_MKIN_3      MFP_CFG_LPM(GPIO118, AF1, FLOAT)
2387 +#define GPIO119_KP_MKIN_4      MFP_CFG_LPM(GPIO119, AF1, FLOAT)
2388 +#define GPIO120_KP_MKIN_5      MFP_CFG_LPM(GPIO120, AF1, FLOAT)
2389 +#define GPIO125_KP_MKIN_2      MFP_CFG_LPM(GPIO125, AF2, FLOAT)
2390 +#define GPIO2_2_KP_MKIN_6      MFP_CFG_LPM(GPIO2_2, AF1, FLOAT)
2391 +#define GPIO3_2_KP_MKIN_7      MFP_CFG_LPM(GPIO3_2, AF1, FLOAT)
2392 +
2393 +#define GPIO7_KP_MKOUT_5       MFP_CFG_LPM(GPIO7,   AF1, DRIVE_HIGH)
2394 +#define GPIO11_KP_MKOUT_5      MFP_CFG_LPM(GPIO11,  AF3, DRIVE_HIGH)
2395 +#define GPIO12_KP_MKOUT_6      MFP_CFG_LPM(GPIO12,  AF3, DRIVE_HIGH)
2396 +#define GPIO13_KP_MKOUT_7      MFP_CFG_LPM(GPIO13,  AF3, DRIVE_HIGH)
2397 +#define GPIO19_KP_MKOUT_4      MFP_CFG_LPM(GPIO19,  AF3, DRIVE_HIGH)
2398 +#define GPIO20_KP_MKOUT_5      MFP_CFG_LPM(GPIO20,  AF3, DRIVE_HIGH)
2399 +#define GPIO38_KP_MKOUT_5      MFP_CFG_LPM(GPIO38,  AF5, DRIVE_HIGH)
2400 +#define GPIO53_KP_MKOUT_6      MFP_CFG_LPM(GPIO53,  AF5, DRIVE_HIGH)
2401 +#define GPIO78_KP_MKOUT_7      MFP_CFG_LPM(GPIO78,  AF5, DRIVE_HIGH)
2402 +#define GPIO85_KP_MKOUT_0      MFP_CFG_LPM(GPIO85,  AF2, DRIVE_HIGH)
2403 +#define GPIO86_KP_MKOUT_1      MFP_CFG_LPM(GPIO86,  AF2, DRIVE_HIGH)
2404 +#define GPIO87_KP_MKOUT_2      MFP_CFG_LPM(GPIO87,  AF2, DRIVE_HIGH)
2405 +#define GPIO88_KP_MKOUT_3      MFP_CFG_LPM(GPIO88,  AF2, DRIVE_HIGH)
2406 +#define GPIO104_KP_MKOUT_6     MFP_CFG_LPM(GPIO104, AF5, DRIVE_HIGH)
2407 +#define GPIO105_KP_MKOUT_7     MFP_CFG_LPM(GPIO105, AF5, DRIVE_HIGH)
2408 +#define GPIO121_KP_MKOUT_0     MFP_CFG_LPM(GPIO121, AF1, DRIVE_HIGH)
2409 +#define GPIO122_KP_MKOUT_1     MFP_CFG_LPM(GPIO122, AF1, DRIVE_HIGH)
2410 +#define GPIO123_KP_MKOUT_2     MFP_CFG_LPM(GPIO123, AF1, DRIVE_HIGH)
2411 +#define GPIO124_KP_MKOUT_3     MFP_CFG_LPM(GPIO124, AF1, DRIVE_HIGH)
2412 +#define GPIO125_KP_MKOUT_4     MFP_CFG_LPM(GPIO125, AF1, DRIVE_HIGH)
2413 +#define GPIO126_KP_MKOUT_7     MFP_CFG_LPM(GPIO126, AF4, DRIVE_HIGH)
2414 +#define GPIO5_2_KP_MKOUT_6     MFP_CFG_LPM(GPIO5_2, AF1, DRIVE_HIGH)
2415 +#define GPIO4_2_KP_MKOUT_5     MFP_CFG_LPM(GPIO4_2, AF1, DRIVE_HIGH)
2416 +#define GPIO6_2_KP_MKOUT_7     MFP_CFG_LPM(GPIO6_2, AF1, DRIVE_HIGH)
2417 +
2418 +/* LCD */
2419 +#define GPIO54_LCD_LDD_0       MFP_CFG_DRV(GPIO54, AF1, DS01X)
2420 +#define GPIO55_LCD_LDD_1       MFP_CFG_DRV(GPIO55, AF1, DS01X)
2421 +#define GPIO56_LCD_LDD_2       MFP_CFG_DRV(GPIO56, AF1, DS01X)
2422 +#define GPIO57_LCD_LDD_3       MFP_CFG_DRV(GPIO57, AF1, DS01X)
2423 +#define GPIO58_LCD_LDD_4       MFP_CFG_DRV(GPIO58, AF1, DS01X)
2424 +#define GPIO59_LCD_LDD_5       MFP_CFG_DRV(GPIO59, AF1, DS01X)
2425 +#define GPIO60_LCD_LDD_6       MFP_CFG_DRV(GPIO60, AF1, DS01X)
2426 +#define GPIO61_LCD_LDD_7       MFP_CFG_DRV(GPIO61, AF1, DS01X)
2427 +#define GPIO62_LCD_LDD_8       MFP_CFG_DRV(GPIO62, AF1, DS01X)
2428 +#define GPIO63_LCD_LDD_9       MFP_CFG_DRV(GPIO63, AF1, DS01X)
2429 +#define GPIO64_LCD_LDD_10      MFP_CFG_DRV(GPIO64, AF1, DS01X)
2430 +#define GPIO65_LCD_LDD_11      MFP_CFG_DRV(GPIO65, AF1, DS01X)
2431 +#define GPIO66_LCD_LDD_12      MFP_CFG_DRV(GPIO66, AF1, DS01X)
2432 +#define GPIO67_LCD_LDD_13      MFP_CFG_DRV(GPIO67, AF1, DS01X)
2433 +#define GPIO68_LCD_LDD_14      MFP_CFG_DRV(GPIO68, AF1, DS01X)
2434 +#define GPIO69_LCD_LDD_15      MFP_CFG_DRV(GPIO69, AF1, DS01X)
2435 +#define GPIO70_LCD_LDD_16      MFP_CFG_DRV(GPIO70, AF1, DS01X)
2436 +#define GPIO71_LCD_LDD_17      MFP_CFG_DRV(GPIO71, AF1, DS01X)
2437 +#define GPIO62_LCD_CS_N                MFP_CFG_DRV(GPIO62, AF2, DS01X)
2438 +#define GPIO72_LCD_FCLK                MFP_CFG_DRV(GPIO72, AF1, DS01X)
2439 +#define GPIO73_LCD_LCLK                MFP_CFG_DRV(GPIO73, AF1, DS01X)
2440 +#define GPIO74_LCD_PCLK                MFP_CFG_DRV(GPIO74, AF1, DS02X)
2441 +#define GPIO75_LCD_BIAS                MFP_CFG_DRV(GPIO75, AF1, DS01X)
2442 +#define GPIO76_LCD_VSYNC       MFP_CFG_DRV(GPIO76, AF2, DS01X)
2443 +
2444 +#define GPIO15_LCD_CS_N                MFP_CFG_DRV(GPIO15,  AF2, DS01X)
2445 +#define GPIO127_LCD_CS_N       MFP_CFG_DRV(GPIO127, AF1, DS01X)
2446 +#define GPIO63_LCD_VSYNC       MFP_CFG_DRV(GPIO63,  AF2, DS01X)
2447 +
2448 +/* Mini-LCD */
2449 +#define GPIO72_MLCD_FCLK       MFP_CFG_DRV(GPIO72, AF7, DS08X)
2450 +#define GPIO73_MLCD_LCLK       MFP_CFG_DRV(GPIO73, AF7, DS08X)
2451 +#define GPIO54_MLCD_LDD_0      MFP_CFG_DRV(GPIO54, AF7, DS08X)
2452 +#define GPIO55_MLCD_LDD_1      MFP_CFG_DRV(GPIO55, AF7, DS08X)
2453 +#define GPIO56_MLCD_LDD_2      MFP_CFG_DRV(GPIO56, AF7, DS08X)
2454 +#define GPIO57_MLCD_LDD_3      MFP_CFG_DRV(GPIO57, AF7, DS08X)
2455 +#define GPIO58_MLCD_LDD_4      MFP_CFG_DRV(GPIO58, AF7, DS08X)
2456 +#define GPIO59_MLCD_LDD_5      MFP_CFG_DRV(GPIO59, AF7, DS08X)
2457 +#define GPIO60_MLCD_LDD_6      MFP_CFG_DRV(GPIO60, AF7, DS08X)
2458 +#define GPIO61_MLCD_LDD_7      MFP_CFG_DRV(GPIO61, AF7, DS08X)
2459 +#define GPIO62_MLCD_LDD_8      MFP_CFG_DRV(GPIO62, AF7, DS08X)
2460 +#define GPIO63_MLCD_LDD_9      MFP_CFG_DRV(GPIO63, AF7, DS08X)
2461 +#define GPIO64_MLCD_LDD_10     MFP_CFG_DRV(GPIO64, AF7, DS08X)
2462 +#define GPIO65_MLCD_LDD_11     MFP_CFG_DRV(GPIO65, AF7, DS08X)
2463 +#define GPIO66_MLCD_LDD_12     MFP_CFG_DRV(GPIO66, AF7, DS08X)
2464 +#define GPIO67_MLCD_LDD_13     MFP_CFG_DRV(GPIO67, AF7, DS08X)
2465 +#define GPIO68_MLCD_LDD_14     MFP_CFG_DRV(GPIO68, AF7, DS08X)
2466 +#define GPIO69_MLCD_LDD_15     MFP_CFG_DRV(GPIO69, AF7, DS08X)
2467 +#define GPIO74_MLCD_PCLK       MFP_CFG_DRV(GPIO74, AF7, DS08X)
2468 +#define GPIO75_MLCD_BIAS       MFP_CFG_DRV(GPIO75, AF2, DS08X)
2469 +
2470 +/* MMC1 */
2471 +#define GPIO7_MMC1_CLK         MFP_CFG_LPM(GPIO7,  AF4, DRIVE_HIGH)
2472 +#define GPIO8_MMC1_CMD         MFP_CFG_LPM(GPIO8,  AF4, DRIVE_HIGH)
2473 +#define GPIO14_MMC1_CMD                MFP_CFG_LPM(GPIO14, AF5, DRIVE_HIGH)
2474 +#define GPIO15_MMC1_CMD                MFP_CFG_LPM(GPIO15, AF5, DRIVE_HIGH)
2475 +#define GPIO3_MMC1_DAT0                MFP_CFG_LPM(GPIO3,  AF4, DRIVE_HIGH)
2476 +#define GPIO4_MMC1_DAT1                MFP_CFG_LPM(GPIO4,  AF4, DRIVE_HIGH)
2477 +#define GPIO5_MMC1_DAT2                MFP_CFG_LPM(GPIO5,  AF4, DRIVE_HIGH)
2478 +#define GPIO6_MMC1_DAT3                MFP_CFG_LPM(GPIO6,  AF4, DRIVE_HIGH)
2479 +
2480 +/* MMC2 */
2481 +#define GPIO9_MMC2_DAT0                MFP_CFG_LPM(GPIO9,  AF4, PULL_HIGH)
2482 +#define GPIO10_MMC2_DAT1       MFP_CFG_LPM(GPIO10, AF4, PULL_HIGH)
2483 +#define GPIO11_MMC2_DAT2       MFP_CFG_LPM(GPIO11, AF4, PULL_HIGH)
2484 +#define GPIO12_MMC2_DAT3       MFP_CFG_LPM(GPIO12, AF4, PULL_HIGH)
2485 +#define GPIO13_MMC2_CLK                MFP_CFG_LPM(GPIO13, AF4, PULL_HIGH)
2486 +#define GPIO14_MMC2_CMD                MFP_CFG_LPM(GPIO14, AF4, PULL_HIGH)
2487 +#define GPIO77_MMC2_DAT0       MFP_CFG_LPM(GPIO77, AF4, PULL_HIGH)
2488 +#define GPIO78_MMC2_DAT1       MFP_CFG_LPM(GPIO78, AF4, PULL_HIGH)
2489 +#define GPIO79_MMC2_DAT2       MFP_CFG_LPM(GPIO79, AF4, PULL_HIGH)
2490 +#define GPIO80_MMC2_DAT3       MFP_CFG_LPM(GPIO80, AF4, PULL_HIGH)
2491 +#define GPIO81_MMC2_CLK                MFP_CFG_LPM(GPIO81, AF4, PULL_HIGH)
2492 +#define GPIO82_MMC2_CMD                MFP_CFG_LPM(GPIO82, AF4, PULL_HIGH)
2493 +
2494 +/* SSP1 */
2495 +#define GPIO89_SSP1_EXTCLK     MFP_CFG(GPIO89, AF1)
2496 +#define GPIO90_SSP1_SYSCLK     MFP_CFG(GPIO90, AF1)
2497 +#define GPIO15_SSP1_SCLK       MFP_CFG(GPIO15, AF6)
2498 +#define GPIO16_SSP1_FRM                MFP_CFG(GPIO16, AF2)
2499 +#define GPIO33_SSP1_SCLK       MFP_CFG(GPIO33, AF5)
2500 +#define GPIO34_SSP1_FRM                MFP_CFG(GPIO34, AF5)
2501 +#define GPIO85_SSP1_SCLK       MFP_CFG(GPIO85, AF1)
2502 +#define GPIO86_SSP1_FRM                MFP_CFG(GPIO86, AF1)
2503 +#define GPIO18_SSP1_TXD                MFP_CFG(GPIO18, AF7)
2504 +#define GPIO18_SSP1_RXD                MFP_CFG(GPIO18, AF2)
2505 +#define GPIO20_SSP1_TXD                MFP_CFG(GPIO20, AF2)
2506 +#define GPIO20_SSP1_RXD                MFP_CFG(GPIO20, AF7)
2507 +#define GPIO35_SSP1_TXD                MFP_CFG(GPIO35, AF5)
2508 +#define GPIO35_SSP1_RXD                MFP_CFG(GPIO35, AF4)
2509 +#define GPIO36_SSP1_TXD                MFP_CFG(GPIO36, AF5)
2510 +#define GPIO36_SSP1_RXD                MFP_CFG(GPIO36, AF6)
2511 +#define GPIO87_SSP1_TXD                MFP_CFG(GPIO87, AF1)
2512 +#define GPIO87_SSP1_RXD                MFP_CFG(GPIO87, AF6)
2513 +#define GPIO88_SSP1_TXD                MFP_CFG(GPIO88, AF6)
2514 +#define GPIO88_SSP1_RXD                MFP_CFG(GPIO88, AF1)
2515 +
2516 +/* SSP2 */
2517 +#define GPIO29_SSP2_EXTCLK     MFP_CFG(GPIO29, AF2)
2518 +#define GPIO23_SSP2_SCLK       MFP_CFG(GPIO23, AF2)
2519 +#define GPIO17_SSP2_FRM                MFP_CFG(GPIO17, AF2)
2520 +#define GPIO25_SSP2_SCLK       MFP_CFG(GPIO25, AF2)
2521 +#define GPIO26_SSP2_FRM                MFP_CFG(GPIO26, AF2)
2522 +#define GPIO33_SSP2_SCLK       MFP_CFG(GPIO33, AF6)
2523 +#define GPIO34_SSP2_FRM                MFP_CFG(GPIO34, AF6)
2524 +#define GPIO64_SSP2_SCLK       MFP_CFG(GPIO64, AF2)
2525 +#define GPIO65_SSP2_FRM                MFP_CFG(GPIO65, AF2)
2526 +#define GPIO19_SSP2_TXD                MFP_CFG(GPIO19, AF2)
2527 +#define GPIO19_SSP2_RXD                MFP_CFG(GPIO19, AF7)
2528 +#define GPIO24_SSP2_TXD                MFP_CFG(GPIO24, AF5)
2529 +#define GPIO24_SSP2_RXD                MFP_CFG(GPIO24, AF4)
2530 +#define GPIO27_SSP2_TXD                MFP_CFG(GPIO27, AF2)
2531 +#define GPIO27_SSP2_RXD                MFP_CFG(GPIO27, AF5)
2532 +#define GPIO28_SSP2_TXD                MFP_CFG(GPIO28, AF5)
2533 +#define GPIO28_SSP2_RXD                MFP_CFG(GPIO28, AF2)
2534 +#define GPIO35_SSP2_TXD                MFP_CFG(GPIO35, AF7)
2535 +#define GPIO35_SSP2_RXD                MFP_CFG(GPIO35, AF6)
2536 +#define GPIO66_SSP2_TXD                MFP_CFG(GPIO66, AF4)
2537 +#define GPIO66_SSP2_RXD                MFP_CFG(GPIO66, AF2)
2538 +#define GPIO67_SSP2_TXD                MFP_CFG(GPIO67, AF2)
2539 +#define GPIO67_SSP2_RXD                MFP_CFG(GPIO67, AF4)
2540 +#define GPIO36_SSP2_TXD                MFP_CFG(GPIO36, AF7)
2541 +
2542 +/* SSP3 */
2543 +#define GPIO69_SSP3_FRM                MFP_CFG_X(GPIO69, AF2, DS08X, DRIVE_LOW)
2544 +#define GPIO68_SSP3_SCLK       MFP_CFG_X(GPIO68, AF2, DS08X, FLOAT)
2545 +#define GPIO92_SSP3_FRM                MFP_CFG_X(GPIO92, AF1, DS08X, DRIVE_LOW)
2546 +#define GPIO91_SSP3_SCLK       MFP_CFG_X(GPIO91, AF1, DS08X, FLOAT)
2547 +#define GPIO70_SSP3_TXD                MFP_CFG_X(GPIO70, AF2, DS08X, DRIVE_LOW)
2548 +#define GPIO70_SSP3_RXD                MFP_CFG_X(GPIO70, AF5, DS08X, FLOAT)
2549 +#define GPIO71_SSP3_TXD                MFP_CFG_X(GPIO71, AF5, DS08X, DRIVE_LOW)
2550 +#define GPIO71_SSP3_RXD                MFP_CFG_X(GPIO71, AF2, DS08X, FLOAT)
2551 +#define GPIO93_SSP3_TXD                MFP_CFG_X(GPIO93, AF1, DS08X, DRIVE_LOW)
2552 +#define GPIO93_SSP3_RXD                MFP_CFG_X(GPIO93, AF5, DS08X, FLOAT)
2553 +#define GPIO94_SSP3_TXD                MFP_CFG_X(GPIO94, AF5, DS08X, DRIVE_LOW)
2554 +#define GPIO94_SSP3_RXD                MFP_CFG_X(GPIO94, AF1, DS08X, FLOAT)
2555 +
2556 +/* SSP4 */
2557 +#define GPIO95_SSP4_SCLK       MFP_CFG_LPM(GPIO95, AF1, PULL_HIGH)
2558 +#define GPIO96_SSP4_FRM                MFP_CFG_LPM(GPIO96, AF1, PULL_HIGH)
2559 +#define GPIO97_SSP4_TXD                MFP_CFG_LPM(GPIO97, AF1, PULL_HIGH)
2560 +#define GPIO97_SSP4_RXD                MFP_CFG_LPM(GPIO97, AF5, PULL_HIGH)
2561 +#define GPIO98_SSP4_TXD                MFP_CFG_LPM(GPIO98, AF5, PULL_HIGH)
2562 +#define GPIO98_SSP4_RXD                MFP_CFG_LPM(GPIO98, AF1, PULL_HIGH)
2563 +
2564 +/* UART1 */
2565 +#define GPIO32_UART1_CTS       MFP_CFG_LPM(GPIO32,  AF2, FLOAT)
2566 +#define GPIO37_UART1_CTS       MFP_CFG_LPM(GPIO37,  AF4, FLOAT)
2567 +#define GPIO79_UART1_CTS       MFP_CFG_LPM(GPIO79,  AF1, FLOAT)
2568 +#define GPIO84_UART1_CTS       MFP_CFG_LPM(GPIO84,  AF3, FLOAT)
2569 +#define GPIO101_UART1_CTS      MFP_CFG_LPM(GPIO101, AF1, FLOAT)
2570 +#define GPIO106_UART1_CTS      MFP_CFG_LPM(GPIO106, AF6, FLOAT)
2571 +
2572 +#define GPIO32_UART1_RTS       MFP_CFG_LPM(GPIO32,  AF4, FLOAT)
2573 +#define GPIO37_UART1_RTS       MFP_CFG_LPM(GPIO37,  AF2, FLOAT)
2574 +#define GPIO79_UART1_RTS       MFP_CFG_LPM(GPIO79,  AF3, FLOAT)
2575 +#define GPIO84_UART1_RTS       MFP_CFG_LPM(GPIO84,  AF1, FLOAT)
2576 +#define GPIO101_UART1_RTS      MFP_CFG_LPM(GPIO101, AF6, FLOAT)
2577 +#define GPIO106_UART1_RTS      MFP_CFG_LPM(GPIO106, AF1, FLOAT)
2578 +
2579 +#define GPIO34_UART1_DSR       MFP_CFG_LPM(GPIO34,  AF2, FLOAT)
2580 +#define GPIO36_UART1_DSR       MFP_CFG_LPM(GPIO36,  AF4, FLOAT)
2581 +#define GPIO81_UART1_DSR       MFP_CFG_LPM(GPIO81,  AF1, FLOAT)
2582 +#define GPIO83_UART1_DSR       MFP_CFG_LPM(GPIO83,  AF3, FLOAT)
2583 +#define GPIO103_UART1_DSR      MFP_CFG_LPM(GPIO103, AF1, FLOAT)
2584 +#define GPIO105_UART1_DSR      MFP_CFG_LPM(GPIO105, AF6, FLOAT)
2585 +
2586 +#define GPIO34_UART1_DTR       MFP_CFG_LPM(GPIO34,  AF4, FLOAT)
2587 +#define GPIO36_UART1_DTR       MFP_CFG_LPM(GPIO36,  AF2, FLOAT)
2588 +#define GPIO81_UART1_DTR       MFP_CFG_LPM(GPIO81,  AF3, FLOAT)
2589 +#define GPIO83_UART1_DTR       MFP_CFG_LPM(GPIO83,  AF1, FLOAT)
2590 +#define GPIO103_UART1_DTR      MFP_CFG_LPM(GPIO103, AF6, FLOAT)
2591 +#define GPIO105_UART1_DTR      MFP_CFG_LPM(GPIO105, AF1, FLOAT)
2592 +
2593 +#define GPIO35_UART1_RI                MFP_CFG_LPM(GPIO35,  AF2, FLOAT)
2594 +#define GPIO82_UART1_RI                MFP_CFG_LPM(GPIO82,  AF1, FLOAT)
2595 +#define GPIO104_UART1_RI       MFP_CFG_LPM(GPIO104, AF1, FLOAT)
2596 +
2597 +#define GPIO33_UART1_DCD       MFP_CFG_LPM(GPIO33,  AF2, FLOAT)
2598 +#define GPIO80_UART1_DCD       MFP_CFG_LPM(GPIO80,  AF1, FLOAT)
2599 +#define GPIO102_UART1_DCD      MFP_CFG_LPM(GPIO102, AF1, FLOAT)
2600 +
2601 +#define GPIO30_UART1_RXD       MFP_CFG_LPM(GPIO30,  AF2, FLOAT)
2602 +#define GPIO31_UART1_RXD       MFP_CFG_LPM(GPIO31,  AF4, FLOAT)
2603 +#define GPIO77_UART1_RXD       MFP_CFG_LPM(GPIO77,  AF1, FLOAT)
2604 +#define GPIO78_UART1_RXD       MFP_CFG_LPM(GPIO78,  AF3, FLOAT)
2605 +#define GPIO99_UART1_RXD       MFP_CFG_LPM(GPIO99,  AF1, FLOAT)
2606 +#define GPIO100_UART1_RXD      MFP_CFG_LPM(GPIO100, AF6, FLOAT)
2607 +#define GPIO102_UART1_RXD      MFP_CFG_LPM(GPIO102, AF6, FLOAT)
2608 +#define GPIO104_UART1_RXD      MFP_CFG_LPM(GPIO104, AF4, FLOAT)
2609 +
2610 +#define GPIO30_UART1_TXD       MFP_CFG_LPM(GPIO30,  AF4, FLOAT)
2611 +#define GPIO31_UART1_TXD       MFP_CFG_LPM(GPIO31,  AF2, FLOAT)
2612 +#define GPIO77_UART1_TXD       MFP_CFG_LPM(GPIO77,  AF3, FLOAT)
2613 +#define GPIO78_UART1_TXD       MFP_CFG_LPM(GPIO78,  AF1, FLOAT)
2614 +#define GPIO99_UART1_TXD       MFP_CFG_LPM(GPIO99,  AF6, FLOAT)
2615 +#define GPIO100_UART1_TXD      MFP_CFG_LPM(GPIO100, AF1, FLOAT)
2616 +#define GPIO102_UART1_TXD      MFP_CFG_LPM(GPIO102, AF4, FLOAT)
2617 +
2618 +/* UART2 */
2619 +#define GPIO15_UART2_CTS       MFP_CFG_LPM(GPIO15,  AF3, FLOAT)
2620 +#define GPIO16_UART2_CTS       MFP_CFG_LPM(GPIO16,  AF5, FLOAT)
2621 +#define GPIO111_UART2_CTS      MFP_CFG_LPM(GPIO111, AF3, FLOAT)
2622 +#define GPIO114_UART2_CTS      MFP_CFG_LPM(GPIO114, AF1, FLOAT)
2623 +
2624 +#define GPIO15_UART2_RTS       MFP_CFG_LPM(GPIO15,  AF4, FLOAT)
2625 +#define GPIO16_UART2_RTS       MFP_CFG_LPM(GPIO16,  AF4, FLOAT)
2626 +#define GPIO114_UART2_RTS      MFP_CFG_LPM(GPIO114, AF3, FLOAT)
2627 +#define GPIO111_UART2_RTS      MFP_CFG_LPM(GPIO111, AF1, FLOAT)
2628 +
2629 +#define GPIO18_UART2_RXD       MFP_CFG_LPM(GPIO18,  AF5, FLOAT)
2630 +#define GPIO19_UART2_RXD       MFP_CFG_LPM(GPIO19,  AF4, FLOAT)
2631 +#define GPIO112_UART2_RXD      MFP_CFG_LPM(GPIO112, AF1, FLOAT)
2632 +#define GPIO113_UART2_RXD      MFP_CFG_LPM(GPIO113, AF3, FLOAT)
2633 +
2634 +#define GPIO18_UART2_TXD       MFP_CFG_LPM(GPIO18,  AF4, FLOAT)
2635 +#define GPIO19_UART2_TXD       MFP_CFG_LPM(GPIO19,  AF5, FLOAT)
2636 +#define GPIO112_UART2_TXD      MFP_CFG_LPM(GPIO112, AF3, FLOAT)
2637 +#define GPIO113_UART2_TXD      MFP_CFG_LPM(GPIO113, AF1, FLOAT)
2638 +
2639 +/* UART3 */
2640 +#define GPIO91_UART3_CTS       MFP_CFG_LPM(GPIO91,  AF2, FLOAT)
2641 +#define GPIO92_UART3_CTS       MFP_CFG_LPM(GPIO92,  AF4, FLOAT)
2642 +#define GPIO107_UART3_CTS      MFP_CFG_LPM(GPIO107, AF1, FLOAT)
2643 +#define GPIO108_UART3_CTS      MFP_CFG_LPM(GPIO108, AF3, FLOAT)
2644 +
2645 +#define GPIO91_UART3_RTS       MFP_CFG_LPM(GPIO91,  AF4, FLOAT)
2646 +#define GPIO92_UART3_RTS       MFP_CFG_LPM(GPIO92,  AF2, FLOAT)
2647 +#define GPIO107_UART3_RTS      MFP_CFG_LPM(GPIO107, AF3, FLOAT)
2648 +#define GPIO108_UART3_RTS      MFP_CFG_LPM(GPIO108, AF1, FLOAT)
2649 +
2650 +#define GPIO7_UART3_RXD                MFP_CFG_LPM(GPIO7,   AF2, FLOAT)
2651 +#define GPIO8_UART3_RXD                MFP_CFG_LPM(GPIO8,   AF6, FLOAT)
2652 +#define GPIO93_UART3_RXD       MFP_CFG_LPM(GPIO93,  AF4, FLOAT)
2653 +#define GPIO94_UART3_RXD       MFP_CFG_LPM(GPIO94,  AF2, FLOAT)
2654 +#define GPIO109_UART3_RXD      MFP_CFG_LPM(GPIO109, AF3, FLOAT)
2655 +#define GPIO110_UART3_RXD      MFP_CFG_LPM(GPIO110, AF1, FLOAT)
2656 +
2657 +#define GPIO7_UART3_TXD                MFP_CFG_LPM(GPIO7,   AF6, FLOAT)
2658 +#define GPIO8_UART3_TXD                MFP_CFG_LPM(GPIO8,   AF2, FLOAT)
2659 +#define GPIO93_UART3_TXD       MFP_CFG_LPM(GPIO93,  AF2, FLOAT)
2660 +#define GPIO94_UART3_TXD       MFP_CFG_LPM(GPIO94,  AF4, FLOAT)
2661 +#define GPIO109_UART3_TXD      MFP_CFG_LPM(GPIO109, AF1, FLOAT)
2662 +#define GPIO110_UART3_TXD      MFP_CFG_LPM(GPIO110, AF3, FLOAT)
2663 +
2664 +/* USB Host */
2665 +#define GPIO0_2_USBH_PEN       MFP_CFG(GPIO0_2, AF1)
2666 +#define GPIO1_2_USBH_PWR       MFP_CFG(GPIO1_2, AF1)
2667 +
2668 +/* USB P3 */
2669 +#define GPIO77_USB_P3_1                MFP_CFG(GPIO77,  AF2)
2670 +#define GPIO78_USB_P3_2                MFP_CFG(GPIO78,  AF2)
2671 +#define GPIO79_USB_P3_3                MFP_CFG(GPIO79,  AF2)
2672 +#define GPIO80_USB_P3_4                MFP_CFG(GPIO80,  AF2)
2673 +#define GPIO81_USB_P3_5                MFP_CFG(GPIO81,  AF2)
2674 +#define GPIO82_USB_P3_6                MFP_CFG(GPIO82,  AF2)
2675 +
2676 +/* PWM */
2677 +#define GPIO17_PWM0_OUT                MFP_CFG(GPIO17, AF1)
2678 +#define GPIO18_PWM1_OUT                MFP_CFG(GPIO18, AF1)
2679 +#define GPIO19_PWM2_OUT                MFP_CFG(GPIO19, AF1)
2680 +#define GPIO20_PWM3_OUT                MFP_CFG(GPIO20, AF1)
2681 +
2682 +/* CIR */
2683 +#define GPIO8_CIR_OUT          MFP_CFG(GPIO8, AF5)
2684 +#define GPIO16_CIR_OUT         MFP_CFG(GPIO16, AF3)
2685 +
2686 +#define GPIO20_OW_DQ_IN                MFP_CFG(GPIO20, AF5)
2687 +#define GPIO126_OW_DQ          MFP_CFG(GPIO126, AF2)
2688 +
2689 +#define GPIO0_DF_RDY           MFP_CFG(GPIO0, AF1)
2690 +#define GPIO7_CLK_BYPASS_XSC   MFP_CFG(GPIO7, AF7)
2691 +#define GPIO17_EXT_SYNC_MVT_0  MFP_CFG(GPIO17, AF6)
2692 +#define GPIO18_EXT_SYNC_MVT_1  MFP_CFG(GPIO18, AF6)
2693 +#define GPIO19_OST_CHOUT_MVT_0 MFP_CFG(GPIO19, AF6)
2694 +#define GPIO20_OST_CHOUT_MVT_1 MFP_CFG(GPIO20, AF6)
2695 +#define GPIO49_48M_CLK         MFP_CFG(GPIO49, AF2)
2696 +#define GPIO126_EXT_CLK                MFP_CFG(GPIO126, AF3)
2697 +#define GPIO127_CLK_BYPASS_GB  MFP_CFG(GPIO127, AF7)
2698 +#define GPIO71_EXT_MATCH_MVT   MFP_CFG(GPIO71, AF6)
2699 +
2700 +#define GPIO3_uIO_IN           MFP_CFG(GPIO3, AF1)
2701 +
2702 +#define GPIO4_uSIM_CARD_STATE  MFP_CFG(GPIO4, AF1)
2703 +#define GPIO5_uSIM_uCLK                MFP_CFG(GPIO5, AF1)
2704 +#define GPIO6_uSIM_uRST                MFP_CFG(GPIO6, AF1)
2705 +#define GPIO16_uSIM_UVS_0      MFP_CFG(GPIO16, AF1)
2706 +
2707 +#define GPIO9_SCIO             MFP_CFG(GPIO9, AF1)
2708 +#define GPIO20_RTC_MVT         MFP_CFG(GPIO20, AF4)
2709 +#define GPIO126_RTC_MVT                MFP_CFG(GPIO126, AF1)
2710 +
2711 +/*
2712 + * PXA300 specific MFP configurations
2713 + */
2714 +#ifdef CONFIG_CPU_PXA300
2715 +#define GPIO99_USB_P2_2                MFP_CFG(GPIO99, AF2)
2716 +#define GPIO99_USB_P2_5                MFP_CFG(GPIO99, AF3)
2717 +#define GPIO99_USB_P2_6                MFP_CFG(GPIO99, AF4)
2718 +#define GPIO100_USB_P2_2       MFP_CFG(GPIO100, AF4)
2719 +#define GPIO100_USB_P2_5       MFP_CFG(GPIO100, AF5)
2720 +#define GPIO101_USB_P2_1       MFP_CFG(GPIO101, AF2)
2721 +#define GPIO102_USB_P2_4       MFP_CFG(GPIO102, AF2)
2722 +#define GPIO104_USB_P2_3       MFP_CFG(GPIO104, AF2)
2723 +#define GPIO105_USB_P2_5       MFP_CFG(GPIO105, AF2)
2724 +#define GPIO100_USB_P2_6       MFP_CFG(GPIO100, AF2)
2725 +#define GPIO106_USB_P2_7       MFP_CFG(GPIO106, AF2)
2726 +#define GPIO103_USB_P2_8       MFP_CFG(GPIO103, AF2)
2727 +
2728 +/* U2D UTMI */
2729 +#define GPIO38_UTM_CLK         MFP_CFG(GPIO38,  AF1)
2730 +#define GPIO26_U2D_RXERROR     MFP_CFG(GPIO26,  AF3)
2731 +#define GPIO50_U2D_RXERROR     MFP_CFG(GPIO50,  AF1)
2732 +#define GPIO89_U2D_RXERROR     MFP_CFG(GPIO89,  AF5)
2733 +#define GPIO24_UTM_RXVALID     MFP_CFG(GPIO24,  AF3)
2734 +#define GPIO48_UTM_RXVALID     MFP_CFG(GPIO48,  AF2)
2735 +#define GPIO87_UTM_RXVALID     MFP_CFG(GPIO87,  AF5)
2736 +#define GPIO25_UTM_RXACTIVE    MFP_CFG(GPIO25,  AF3)
2737 +#define GPIO47_UTM_RXACTIVE    MFP_CFG(GPIO47,  AF2)
2738 +#define GPIO49_UTM_RXACTIVE    MFP_CFG(GPIO49,  AF1)
2739 +#define GPIO88_UTM_RXACTIVE    MFP_CFG(GPIO88,  AF5)
2740 +#define GPIO53_UTM_TXREADY     MFP_CFG(GPIO53,  AF1)
2741 +#define GPIO67_UTM_LINESTATE_0 MFP_CFG(GPIO67,  AF3)
2742 +#define GPIO92_UTM_LINESTATE_0 MFP_CFG(GPIO92,  AF3)
2743 +#define GPIO104_UTM_LINESTATE_0        MFP_CFG(GPIO104, AF3)
2744 +#define GPIO109_UTM_LINESTATE_0        MFP_CFG(GPIO109, AF4)
2745 +#define GPIO68_UTM_LINESTATE_1 MFP_CFG(GPIO68,  AF3)
2746 +#define GPIO93_UTM_LINESTATE_1 MFP_CFG(GPIO93,  AF3)
2747 +#define GPIO105_UTM_LINESTATE_1        MFP_CFG(GPIO105, AF3)
2748 +#define GPIO27_U2D_OPMODE_0    MFP_CFG(GPIO27,  AF4)
2749 +#define GPIO51_U2D_OPMODE_0    MFP_CFG(GPIO51,  AF2)
2750 +#define GPIO90_U2D_OPMODE_0    MFP_CFG(GPIO90,  AF7)
2751 +#define GPIO28_U2D_OPMODE_1    MFP_CFG(GPIO28,  AF4)
2752 +#define GPIO52_U2D_OPMODE_1    MFP_CFG(GPIO52,  AF2)
2753 +#define GPIO106_U2D_OPMODE_1   MFP_CFG(GPIO106, AF3)
2754 +#define GPIO110_U2D_OPMODE_1   MFP_CFG(GPIO110, AF5)
2755 +#define GPIO76_U2D_RESET       MFP_CFG(GPIO76,  AF1)
2756 +#define GPIO95_U2D_RESET       MFP_CFG(GPIO95,  AF2)
2757 +#define GPIO100_U2D_RESET      MFP_CFG(GPIO100, AF3)
2758 +#define GPIO66_U2D_SUSPEND     MFP_CFG(GPIO66,  AF3)
2759 +#define GPIO98_U2D_SUSPEND     MFP_CFG(GPIO98,  AF2)
2760 +#define GPIO103_U2D_SUSPEND    MFP_CFG(GPIO103, AF3)
2761 +#define GPIO65_U2D_TERM_SEL    MFP_CFG(GPIO65,  AF5)
2762 +#define GPIO97_U2D_TERM_SEL    MFP_CFG(GPIO97,  AF3)
2763 +#define GPIO102_U2D_TERM_SEL   MFP_CFG(GPIO102, AF5)
2764 +#define GPIO29_U2D_TXVALID     MFP_CFG(GPIO29,  AF3)
2765 +#define GPIO52_U2D_TXVALID     MFP_CFG(GPIO52,  AF4)
2766 +#define GPIO69_U2D_TXVALID     MFP_CFG(GPIO69,  AF3)
2767 +#define GPIO85_U2D_TXVALID     MFP_CFG(GPIO85,  AF7)
2768 +#define GPIO64_U2D_XCVR_SEL    MFP_CFG(GPIO64,  AF5)
2769 +#define GPIO96_U2D_XCVR_SEL    MFP_CFG(GPIO96,  AF3)
2770 +#define GPIO101_U2D_XCVR_SEL   MFP_CFG(GPIO101, AF5)
2771 +#define GPIO30_UTM_PHYDATA_0   MFP_CFG(GPIO30,  AF3)
2772 +#define GPIO31_UTM_PHYDATA_1   MFP_CFG(GPIO31,  AF3)
2773 +#define GPIO32_UTM_PHYDATA_2   MFP_CFG(GPIO32,  AF3)
2774 +#define GPIO33_UTM_PHYDATA_3   MFP_CFG(GPIO33,  AF3)
2775 +#define GPIO34_UTM_PHYDATA_4   MFP_CFG(GPIO34,  AF3)
2776 +#define GPIO35_UTM_PHYDATA_5   MFP_CFG(GPIO35,  AF3)
2777 +#define GPIO36_UTM_PHYDATA_6   MFP_CFG(GPIO36,  AF3)
2778 +#define GPIO37_UTM_PHYDATA_7   MFP_CFG(GPIO37,  AF3)
2779 +#define GPIO39_UTM_PHYDATA_0   MFP_CFG(GPIO39,  AF3)
2780 +#define GPIO40_UTM_PHYDATA_1   MFP_CFG(GPIO40,  AF3)
2781 +#define GPIO41_UTM_PHYDATA_2   MFP_CFG(GPIO41,  AF3)
2782 +#define GPIO42_UTM_PHYDATA_3   MFP_CFG(GPIO42,  AF3)
2783 +#define GPIO43_UTM_PHYDATA_4   MFP_CFG(GPIO43,  AF3)
2784 +#define GPIO44_UTM_PHYDATA_5   MFP_CFG(GPIO44,  AF3)
2785 +#define GPIO45_UTM_PHYDATA_6   MFP_CFG(GPIO45,  AF3)
2786 +#define GPIO46_UTM_PHYDATA_7   MFP_CFG(GPIO46,  AF3)
2787 +#endif /* CONFIG_CPU_PXA300 */
2788 +
2789 +/*
2790 + * PXA310 specific MFP configurations
2791 + */
2792 +#ifdef CONFIG_CPU_PXA310
2793 +/* USB P2 */
2794 +#define GPIO36_USB_P2_1                MFP_CFG(GPIO36, AF1)
2795 +#define GPIO30_USB_P2_2                MFP_CFG(GPIO30, AF1)
2796 +#define GPIO35_USB_P2_3                MFP_CFG(GPIO35, AF1)
2797 +#define GPIO32_USB_P2_4                MFP_CFG(GPIO32, AF1)
2798 +#define GPIO34_USB_P2_5                MFP_CFG(GPIO34, AF1)
2799 +#define GPIO31_USB_P2_6                MFP_CFG(GPIO31, AF1)
2800 +
2801 +/* MMC1 */
2802 +#define GPIO24_MMC1_CMD                MFP_CFG(GPIO24, AF3)
2803 +#define GPIO29_MMC1_DAT0       MFP_CFG(GPIO29, AF3)
2804 +
2805 +/* MMC3 */
2806 +#define GPIO103_MMC3_CLK       MFP_CFG(GPIO103, AF2)
2807 +#define GPIO105_MMC3_CMD       MFP_CFG(GPIO105, AF2)
2808 +#define GPIO11_2_MMC3_CLK      MFP_CFG(GPIO11_2, AF1)
2809 +#define GPIO12_2_MMC3_CMD      MFP_CFG(GPIO12_2, AF1)
2810 +#define GPIO7_2_MMC3_DAT0      MFP_CFG(GPIO7_2, AF1)
2811 +#define GPIO8_2_MMC3_DAT1      MFP_CFG(GPIO8_2, AF1)
2812 +#define GPIO9_2_MMC3_DAT2      MFP_CFG(GPIO9_2, AF1)
2813 +#define GPIO10_2_MMC3_DAT3     MFP_CFG(GPIO10_2, AF1)
2814 +
2815 +/* ULPI */
2816 +#define GPIO38_ULPI_CLK                MFP_CFG(GPIO38, AF1)
2817 +#define GPIO30_ULPI_DATA_OUT_0 MFP_CFG(GPIO30, AF3)
2818 +#define GPIO31_ULPI_DATA_OUT_1 MFP_CFG(GPIO31, AF3)
2819 +#define GPIO32_ULPI_DATA_OUT_2 MFP_CFG(GPIO32, AF3)
2820 +#define GPIO33_ULPI_DATA_OUT_3 MFP_CFG(GPIO33, AF3)
2821 +#define GPIO34_ULPI_DATA_OUT_4 MFP_CFG(GPIO34, AF3)
2822 +#define GPIO35_ULPI_DATA_OUT_5 MFP_CFG(GPIO35, AF3)
2823 +#define GPIO36_ULPI_DATA_OUT_6 MFP_CFG(GPIO36, AF3)
2824 +#define GPIO37_ULPI_DATA_OUT_7 MFP_CFG(GPIO37, AF3)
2825 +#define GPIO33_ULPI_OTG_INTR   MFP_CFG(GPIO33, AF1)
2826 +
2827 +#define ULPI_DIR       MFP_CFG_DRV(ULPI_DIR, MFP_AF0, MFP_DS01X)
2828 +#define ULPI_NXT       MFP_CFG_DRV(ULPI_NXT, MFP_AF0, MFP_DS01X)
2829 +#define ULPI_STP       MFP_CFG_DRV(ULPI_STP, MFP_AF0, MFP_DS01X)
2830 +#endif /* CONFIG_CPU_PXA310 */
2831 +
2832 +#endif /* __ASM_ARCH_MFP_PXA300_H */
2833 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/mfp-pxa320.h linux-2.6.25-rc4/include/asm-arm/arch/mfp-pxa320.h
2834 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/mfp-pxa320.h     1970-01-01 01:00:00.000000000 +0100
2835 +++ linux-2.6.25-rc4/include/asm-arm/arch/mfp-pxa320.h  2008-03-08 16:11:19.000000000 +0100
2836 @@ -0,0 +1,447 @@
2837 +/*
2838 + * linux/include/asm-arm/arch-pxa/mfp-pxa320.h
2839 + *
2840 + * PXA320 specific MFP configuration definitions
2841 + *
2842 + * Copyright (C) 2007 Marvell International Ltd.
2843 + * 2007-08-21: eric miao <eric.miao@marvell.com>
2844 + *             initial version
2845 + *
2846 + *  This program is free software; you can redistribute it and/or modify
2847 + *  it under the terms of the GNU General Public License version 2 as
2848 + *  published by the Free Software Foundation.
2849 + */
2850 +
2851 +#ifndef __ASM_ARCH_MFP_PXA320_H
2852 +#define __ASM_ARCH_MFP_PXA320_H
2853 +
2854 +#include <asm/arch/mfp.h>
2855 +#include <asm/arch/mfp-pxa3xx.h>
2856 +
2857 +/* GPIO */
2858 +#define GPIO46_GPIO            MFP_CFG(GPIO46, AF0)
2859 +#define GPIO49_GPIO            MFP_CFG(GPIO49, AF0)
2860 +#define GPIO50_GPIO            MFP_CFG(GPIO50, AF0)
2861 +#define GPIO51_GPIO            MFP_CFG(GPIO51, AF0)
2862 +#define GPIO52_GPIO            MFP_CFG(GPIO52, AF0)
2863 +
2864 +#define GPIO7_2_GPIO           MFP_CFG(GPIO7_2, AF0)
2865 +#define GPIO8_2_GPIO           MFP_CFG(GPIO8_2, AF0)
2866 +#define GPIO9_2_GPIO           MFP_CFG(GPIO9_2, AF0)
2867 +#define GPIO10_2_GPIO          MFP_CFG(GPIO10_2, AF0)
2868 +#define GPIO11_2_GPIO          MFP_CFG(GPIO11_2, AF0)
2869 +#define GPIO12_2_GPIO          MFP_CFG(GPIO12_2, AF0)
2870 +#define GPIO13_2_GPIO          MFP_CFG(GPIO13_2, AF0)
2871 +#define GPIO14_2_GPIO          MFP_CFG(GPIO14_2, AF0)
2872 +#define GPIO15_2_GPIO          MFP_CFG(GPIO15_2, AF0)
2873 +#define GPIO16_2_GPIO          MFP_CFG(GPIO16_2, AF0)
2874 +#define GPIO17_2_GPIO          MFP_CFG(GPIO17_2, AF0)
2875 +
2876 +/* Chip Select */
2877 +#define GPIO4_nCS3             MFP_CFG(GPIO4, AF1)
2878 +
2879 +/* AC97 */
2880 +#define GPIO34_AC97_SYSCLK     MFP_CFG(GPIO34, AF1)
2881 +#define GPIO39_AC97_BITCLK     MFP_CFG(GPIO39, AF1)
2882 +#define GPIO40_AC97_nACRESET   MFP_CFG(GPIO40, AF1)
2883 +#define GPIO35_AC97_SDATA_IN_0 MFP_CFG(GPIO35, AF1)
2884 +#define GPIO36_AC97_SDATA_IN_1 MFP_CFG(GPIO36, AF1)
2885 +#define GPIO32_AC97_SDATA_IN_2 MFP_CFG(GPIO32, AF2)
2886 +#define GPIO33_AC97_SDATA_IN_3 MFP_CFG(GPIO33, AF2)
2887 +#define GPIO11_AC97_SDATA_IN_2 MFP_CFG(GPIO11, AF3)
2888 +#define GPIO12_AC97_SDATA_IN_3 MFP_CFG(GPIO12, AF3)
2889 +#define GPIO37_AC97_SDATA_OUT  MFP_CFG(GPIO37, AF1)
2890 +#define GPIO38_AC97_SYNC       MFP_CFG(GPIO38, AF1)
2891 +
2892 +/* I2C */
2893 +#define GPIO32_I2C_SCL         MFP_CFG_LPM(GPIO32, AF1, PULL_HIGH)
2894 +#define GPIO33_I2C_SDA         MFP_CFG_LPM(GPIO33, AF1, PULL_HIGH)
2895 +
2896 +/* QCI */
2897 +#define GPIO49_CI_DD_0         MFP_CFG_DRV(GPIO49, AF1, DS04X)
2898 +#define GPIO50_CI_DD_1         MFP_CFG_DRV(GPIO50, AF1, DS04X)
2899 +#define GPIO51_CI_DD_2         MFP_CFG_DRV(GPIO51, AF1, DS04X)
2900 +#define GPIO52_CI_DD_3         MFP_CFG_DRV(GPIO52, AF1, DS04X)
2901 +#define GPIO53_CI_DD_4         MFP_CFG_DRV(GPIO53, AF1, DS04X)
2902 +#define GPIO54_CI_DD_5         MFP_CFG_DRV(GPIO54, AF1, DS04X)
2903 +#define GPIO55_CI_DD_6         MFP_CFG_DRV(GPIO55, AF1, DS04X)
2904 +#define GPIO56_CI_DD_7         MFP_CFG_DRV(GPIO56, AF0, DS04X)
2905 +#define GPIO57_CI_DD_8         MFP_CFG_DRV(GPIO57, AF1, DS04X)
2906 +#define GPIO58_CI_DD_9         MFP_CFG_DRV(GPIO58, AF1, DS04X)
2907 +#define GPIO59_CI_MCLK         MFP_CFG_DRV(GPIO59, AF0, DS04X)
2908 +#define GPIO60_CI_PCLK         MFP_CFG_DRV(GPIO60, AF0, DS04X)
2909 +#define GPIO61_CI_HSYNC                MFP_CFG_DRV(GPIO61, AF0, DS04X)
2910 +#define GPIO62_CI_VSYNC                MFP_CFG_DRV(GPIO62, AF0, DS04X)
2911 +
2912 +#define GPIO31_CIR_OUT         MFP_CFG(GPIO31, AF5)
2913 +
2914 +#define GPIO0_2_CLK_EXT                MFP_CFG(GPIO0_2, AF3)
2915 +#define GPIO0_DRQ              MFP_CFG(GPIO0, AF2)
2916 +#define GPIO11_EXT_SYNC0       MFP_CFG(GPIO11, AF5)
2917 +#define GPIO12_EXT_SYNC1       MFP_CFG(GPIO12, AF6)
2918 +#define GPIO0_2_HZ_CLK         MFP_CFG(GPIO0_2, AF1)
2919 +#define GPIO14_HZ_CLK          MFP_CFG(GPIO14, AF4)
2920 +#define GPIO30_ICP_RXD         MFP_CFG(GPIO30, AF1)
2921 +#define GPIO31_ICP_TXD         MFP_CFG(GPIO31, AF1)
2922 +
2923 +#define GPIO83_KP_DKIN_0       MFP_CFG_LPM(GPIO83, AF3, FLOAT)
2924 +#define GPIO84_KP_DKIN_1       MFP_CFG_LPM(GPIO84, AF3, FLOAT)
2925 +#define GPIO85_KP_DKIN_2       MFP_CFG_LPM(GPIO85, AF3, FLOAT)
2926 +#define GPIO86_KP_DKIN_3       MFP_CFG_LPM(GPIO86, AF3, FLOAT)
2927 +
2928 +#define GPIO105_KP_DKIN_0      MFP_CFG_LPM(GPIO105, AF2, FLOAT)
2929 +#define GPIO106_KP_DKIN_1      MFP_CFG_LPM(GPIO106, AF2, FLOAT)
2930 +#define GPIO107_KP_DKIN_2      MFP_CFG_LPM(GPIO107, AF2, FLOAT)
2931 +#define GPIO108_KP_DKIN_3      MFP_CFG_LPM(GPIO108, AF2, FLOAT)
2932 +#define GPIO109_KP_DKIN_4      MFP_CFG_LPM(GPIO109, AF2, FLOAT)
2933 +#define GPIO110_KP_DKIN_5      MFP_CFG_LPM(GPIO110, AF2, FLOAT)
2934 +#define GPIO111_KP_DKIN_6      MFP_CFG_LPM(GPIO111, AF2, FLOAT)
2935 +#define GPIO112_KP_DKIN_7      MFP_CFG_LPM(GPIO112, AF2, FLOAT)
2936 +
2937 +#define GPIO113_KP_DKIN_0      MFP_CFG_LPM(GPIO113, AF2, FLOAT)
2938 +#define GPIO114_KP_DKIN_1      MFP_CFG_LPM(GPIO114, AF2, FLOAT)
2939 +#define GPIO115_KP_DKIN_2      MFP_CFG_LPM(GPIO115, AF2, FLOAT)
2940 +#define GPIO116_KP_DKIN_3      MFP_CFG_LPM(GPIO116, AF2, FLOAT)
2941 +#define GPIO117_KP_DKIN_4      MFP_CFG_LPM(GPIO117, AF2, FLOAT)
2942 +#define GPIO118_KP_DKIN_5      MFP_CFG_LPM(GPIO118, AF2, FLOAT)
2943 +#define GPIO119_KP_DKIN_6      MFP_CFG_LPM(GPIO119, AF2, FLOAT)
2944 +#define GPIO120_KP_DKIN_7      MFP_CFG_LPM(GPIO120, AF2, FLOAT)
2945 +
2946 +#define GPIO127_KP_DKIN_0      MFP_CFG_LPM(GPIO127, AF2, FLOAT)
2947 +#define GPIO126_KP_DKIN_1      MFP_CFG_LPM(GPIO126, AF2, FLOAT)
2948 +
2949 +#define GPIO2_2_KP_DKIN_0      MFP_CFG_LPM(GPIO2_2, AF2, FLOAT)
2950 +#define GPIO3_2_KP_DKIN_1      MFP_CFG_LPM(GPIO3_2, AF2, FLOAT)
2951 +#define GPIO125_KP_DKIN_2      MFP_CFG_LPM(GPIO125, AF2, FLOAT)
2952 +#define GPIO124_KP_DKIN_3      MFP_CFG_LPM(GPIO124, AF2, FLOAT)
2953 +#define GPIO123_KP_DKIN_4      MFP_CFG_LPM(GPIO123, AF2, FLOAT)
2954 +#define GPIO122_KP_DKIN_5      MFP_CFG_LPM(GPIO122, AF2, FLOAT)
2955 +#define GPIO121_KP_DKIN_6      MFP_CFG_LPM(GPIO121, AF2, FLOAT)
2956 +#define GPIO4_2_KP_DKIN_7      MFP_CFG_LPM(GPIO4_2, AF2, FLOAT)
2957 +
2958 +#define GPIO113_KP_MKIN_0      MFP_CFG_LPM(GPIO113, AF1, FLOAT)
2959 +#define GPIO114_KP_MKIN_1      MFP_CFG_LPM(GPIO114, AF1, FLOAT)
2960 +#define GPIO115_KP_MKIN_2      MFP_CFG_LPM(GPIO115, AF1, FLOAT)
2961 +#define GPIO116_KP_MKIN_3      MFP_CFG_LPM(GPIO116, AF1, FLOAT)
2962 +#define GPIO117_KP_MKIN_4      MFP_CFG_LPM(GPIO117, AF1, FLOAT)
2963 +#define GPIO118_KP_MKIN_5      MFP_CFG_LPM(GPIO118, AF1, FLOAT)
2964 +#define GPIO119_KP_MKIN_6      MFP_CFG_LPM(GPIO119, AF1, FLOAT)
2965 +#define GPIO120_KP_MKIN_7      MFP_CFG_LPM(GPIO120, AF1, FLOAT)
2966 +
2967 +#define GPIO83_KP_MKOUT_0      MFP_CFG_LPM(GPIO83, AF2, DRIVE_HIGH)
2968 +#define GPIO84_KP_MKOUT_1      MFP_CFG_LPM(GPIO84, AF2, DRIVE_HIGH)
2969 +#define GPIO85_KP_MKOUT_2      MFP_CFG_LPM(GPIO85, AF2, DRIVE_HIGH)
2970 +#define GPIO86_KP_MKOUT_3      MFP_CFG_LPM(GPIO86, AF2, DRIVE_HIGH)
2971 +#define GPIO13_KP_MKOUT_4      MFP_CFG_LPM(GPIO13, AF3, DRIVE_HIGH)
2972 +#define GPIO14_KP_MKOUT_5      MFP_CFG_LPM(GPIO14, AF3, DRIVE_HIGH)
2973 +
2974 +#define GPIO121_KP_MKOUT_0     MFP_CFG_LPM(GPIO121, AF1, DRIVE_HIGH)
2975 +#define GPIO122_KP_MKOUT_1     MFP_CFG_LPM(GPIO122, AF1, DRIVE_HIGH)
2976 +#define GPIO123_KP_MKOUT_2     MFP_CFG_LPM(GPIO123, AF1, DRIVE_HIGH)
2977 +#define GPIO124_KP_MKOUT_3     MFP_CFG_LPM(GPIO124, AF1, DRIVE_HIGH)
2978 +#define GPIO125_KP_MKOUT_4     MFP_CFG_LPM(GPIO125, AF1, DRIVE_HIGH)
2979 +#define GPIO126_KP_MKOUT_5     MFP_CFG_LPM(GPIO126, AF1, DRIVE_HIGH)
2980 +#define GPIO127_KP_MKOUT_6     MFP_CFG_LPM(GPIO127, AF1, DRIVE_HIGH)
2981 +#define GPIO5_2_KP_MKOUT_7     MFP_CFG_LPM(GPIO5_2, AF1, DRIVE_HIGH)
2982 +
2983 +/* LCD */
2984 +#define GPIO6_2_LCD_LDD_0      MFP_CFG_DRV(GPIO6_2, AF1, DS01X)
2985 +#define GPIO7_2_LCD_LDD_1      MFP_CFG_DRV(GPIO7_2, AF1, DS01X)
2986 +#define GPIO8_2_LCD_LDD_2      MFP_CFG_DRV(GPIO8_2, AF1, DS01X)
2987 +#define GPIO9_2_LCD_LDD_3      MFP_CFG_DRV(GPIO9_2, AF1, DS01X)
2988 +#define GPIO10_2_LCD_LDD_4     MFP_CFG_DRV(GPIO10_2, AF1, DS01X)
2989 +#define GPIO11_2_LCD_LDD_5     MFP_CFG_DRV(GPIO11_2, AF1, DS01X)
2990 +#define GPIO12_2_LCD_LDD_6     MFP_CFG_DRV(GPIO12_2, AF1, DS01X)
2991 +#define GPIO13_2_LCD_LDD_7     MFP_CFG_DRV(GPIO13_2, AF1, DS01X)
2992 +#define GPIO63_LCD_LDD_8       MFP_CFG_DRV(GPIO63, AF1, DS01X)
2993 +#define GPIO64_LCD_LDD_9       MFP_CFG_DRV(GPIO64, AF1, DS01X)
2994 +#define GPIO65_LCD_LDD_10      MFP_CFG_DRV(GPIO65, AF1, DS01X)
2995 +#define GPIO66_LCD_LDD_11      MFP_CFG_DRV(GPIO66, AF1, DS01X)
2996 +#define GPIO67_LCD_LDD_12      MFP_CFG_DRV(GPIO67, AF1, DS01X)
2997 +#define GPIO68_LCD_LDD_13      MFP_CFG_DRV(GPIO68, AF1, DS01X)
2998 +#define GPIO69_LCD_LDD_14      MFP_CFG_DRV(GPIO69, AF1, DS01X)
2999 +#define GPIO70_LCD_LDD_15      MFP_CFG_DRV(GPIO70, AF1, DS01X)
3000 +#define GPIO71_LCD_LDD_16      MFP_CFG_DRV(GPIO71, AF1, DS01X)
3001 +#define GPIO72_LCD_LDD_17      MFP_CFG_DRV(GPIO72, AF1, DS01X)
3002 +#define GPIO73_LCD_CS_N                MFP_CFG_DRV(GPIO73, AF2, DS01X)
3003 +#define GPIO74_LCD_VSYNC       MFP_CFG_DRV(GPIO74, AF2, DS01X)
3004 +#define GPIO14_2_LCD_FCLK      MFP_CFG_DRV(GPIO14_2, AF1, DS01X)
3005 +#define GPIO15_2_LCD_LCLK      MFP_CFG_DRV(GPIO15_2, AF1, DS01X)
3006 +#define GPIO16_2_LCD_PCLK      MFP_CFG_DRV(GPIO16_2, AF1, DS01X)
3007 +#define GPIO17_2_LCD_BIAS      MFP_CFG_DRV(GPIO17_2, AF1, DS01X)
3008 +#define GPIO64_LCD_VSYNC       MFP_CFG_DRV(GPIO64, AF2, DS01X)
3009 +#define GPIO63_LCD_CS_N                MFP_CFG_DRV(GPIO63, AF2, DS01X)
3010 +
3011 +#define GPIO6_2_MLCD_DD_0      MFP_CFG_DRV(GPIO6_2, AF7, DS08X)
3012 +#define GPIO7_2_MLCD_DD_1      MFP_CFG_DRV(GPIO7_2, AF7, DS08X)
3013 +#define GPIO8_2_MLCD_DD_2      MFP_CFG_DRV(GPIO8_2, AF7, DS08X)
3014 +#define GPIO9_2_MLCD_DD_3      MFP_CFG_DRV(GPIO9_2, AF7, DS08X)
3015 +#define GPIO10_2_MLCD_DD_4     MFP_CFG_DRV(GPIO10_2, AF7, DS08X)
3016 +#define GPIO11_2_MLCD_DD_5     MFP_CFG_DRV(GPIO11_2, AF7, DS08X)
3017 +#define GPIO12_2_MLCD_DD_6     MFP_CFG_DRV(GPIO12_2, AF7, DS08X)
3018 +#define GPIO13_2_MLCD_DD_7     MFP_CFG_DRV(GPIO13_2, AF7, DS08X)
3019 +#define GPIO63_MLCD_DD_8       MFP_CFG_DRV(GPIO63, AF7, DS08X)
3020 +#define GPIO64_MLCD_DD_9       MFP_CFG_DRV(GPIO64, AF7, DS08X)
3021 +#define GPIO65_MLCD_DD_10      MFP_CFG_DRV(GPIO65, AF7, DS08X)
3022 +#define GPIO66_MLCD_DD_11      MFP_CFG_DRV(GPIO66, AF7, DS08X)
3023 +#define GPIO67_MLCD_DD_12      MFP_CFG_DRV(GPIO67, AF7, DS08X)
3024 +#define GPIO68_MLCD_DD_13      MFP_CFG_DRV(GPIO68, AF7, DS08X)
3025 +#define GPIO69_MLCD_DD_14      MFP_CFG_DRV(GPIO69, AF7, DS08X)
3026 +#define GPIO70_MLCD_DD_15      MFP_CFG_DRV(GPIO70, AF7, DS08X)
3027 +#define GPIO71_MLCD_DD_16      MFP_CFG_DRV(GPIO71, AF7, DS08X)
3028 +#define GPIO72_MLCD_DD_17      MFP_CFG_DRV(GPIO72, AF7, DS08X)
3029 +#define GPIO73_MLCD_CS         MFP_CFG_DRV(GPIO73, AF7, DS08X)
3030 +#define GPIO74_MLCD_VSYNC      MFP_CFG_DRV(GPIO74, AF7, DS08X)
3031 +#define GPIO14_2_MLCD_FCLK     MFP_CFG_DRV(GPIO14_2, AF7, DS08X)
3032 +#define GPIO15_2_MLCD_LCLK     MFP_CFG_DRV(GPIO15_2, AF7, DS08X)
3033 +#define GPIO16_2_MLCD_PCLK     MFP_CFG_DRV(GPIO16_2, AF7, DS08X)
3034 +#define GPIO17_2_MLCD_BIAS     MFP_CFG_DRV(GPIO17_2, AF7, DS08X)
3035 +
3036 +/* MMC1 */
3037 +#define GPIO9_MMC1_CMD         MFP_CFG_LPM(GPIO9,  AF4, DRIVE_HIGH)
3038 +#define GPIO22_MMC1_CLK                MFP_CFG_LPM(GPIO22, AF4, DRIVE_HIGH)
3039 +#define GPIO23_MMC1_CMD                MFP_CFG_LPM(GPIO23, AF4, DRIVE_HIGH)
3040 +#define GPIO30_MMC1_CLK                MFP_CFG_LPM(GPIO30, AF4, DRIVE_HIGH)
3041 +#define GPIO31_MMC1_CMD                MFP_CFG_LPM(GPIO31, AF4, DRIVE_HIGH)
3042 +#define GPIO5_MMC1_DAT0                MFP_CFG_LPM(GPIO5,  AF4, DRIVE_HIGH)
3043 +#define GPIO6_MMC1_DAT1                MFP_CFG_LPM(GPIO6,  AF4, DRIVE_HIGH)
3044 +#define GPIO7_MMC1_DAT2                MFP_CFG_LPM(GPIO7,  AF4, DRIVE_HIGH)
3045 +#define GPIO8_MMC1_DAT3                MFP_CFG_LPM(GPIO8,  AF4, DRIVE_HIGH)
3046 +#define GPIO18_MMC1_DAT0       MFP_CFG_LPM(GPIO18, AF4, DRIVE_HIGH)
3047 +#define GPIO19_MMC1_DAT1       MFP_CFG_LPM(GPIO19, AF4, DRIVE_HIGH)
3048 +#define GPIO20_MMC1_DAT2       MFP_CFG_LPM(GPIO20, AF4, DRIVE_HIGH)
3049 +#define GPIO21_MMC1_DAT3       MFP_CFG_LPM(GPIO21, AF4, DRIVE_HIGH)
3050 +
3051 +#define GPIO28_MMC2_CLK                MFP_CFG_LPM(GPIO28, AF4, PULL_HIGH)
3052 +#define GPIO29_MMC2_CMD                MFP_CFG_LPM(GPIO29, AF4, PULL_HIGH)
3053 +#define GPIO30_MMC2_CLK                MFP_CFG_LPM(GPIO30, AF3, PULL_HIGH)
3054 +#define GPIO31_MMC2_CMD                MFP_CFG_LPM(GPIO31, AF3, PULL_HIGH)
3055 +#define GPIO79_MMC2_CLK                MFP_CFG_LPM(GPIO79, AF4, PULL_HIGH)
3056 +#define GPIO80_MMC2_CMD                MFP_CFG_LPM(GPIO80, AF4, PULL_HIGH)
3057 +
3058 +#define GPIO5_MMC2_DAT0                MFP_CFG_LPM(GPIO5, AF2, PULL_HIGH)
3059 +#define GPIO6_MMC2_DAT1                MFP_CFG_LPM(GPIO6, AF2, PULL_HIGH)
3060 +#define GPIO7_MMC2_DAT2                MFP_CFG_LPM(GPIO7, AF2, PULL_HIGH)
3061 +#define GPIO8_MMC2_DAT3                MFP_CFG_LPM(GPIO8, AF2, PULL_HIGH)
3062 +#define GPIO24_MMC2_DAT0       MFP_CFG_LPM(GPIO24, AF4, PULL_HIGH)
3063 +#define GPIO75_MMC2_DAT0       MFP_CFG_LPM(GPIO75, AF4, PULL_HIGH)
3064 +#define GPIO25_MMC2_DAT1       MFP_CFG_LPM(GPIO25, AF4, PULL_HIGH)
3065 +#define GPIO76_MMC2_DAT1       MFP_CFG_LPM(GPIO76, AF4, PULL_HIGH)
3066 +#define GPIO26_MMC2_DAT2       MFP_CFG_LPM(GPIO26, AF4, PULL_HIGH)
3067 +#define GPIO77_MMC2_DAT2       MFP_CFG_LPM(GPIO77, AF4, PULL_HIGH)
3068 +#define GPIO27_MMC2_DAT3       MFP_CFG_LPM(GPIO27, AF4, PULL_HIGH)
3069 +#define GPIO78_MMC2_DAT3       MFP_CFG_LPM(GPIO78, AF4, PULL_HIGH)
3070 +
3071 +/* 1-Wire */
3072 +#define GPIO14_ONE_WIRE                MFP_CFG_LPM(GPIO14,  AF5, FLOAT)
3073 +#define GPIO0_2_ONE_WIRE       MFP_CFG_LPM(GPIO0_2, AF2, FLOAT)
3074 +
3075 +/* SSP1 */
3076 +#define GPIO87_SSP1_EXTCLK     MFP_CFG(GPIO87, AF1)
3077 +#define GPIO88_SSP1_SYSCLK     MFP_CFG(GPIO88, AF1)
3078 +#define GPIO83_SSP1_SCLK       MFP_CFG(GPIO83, AF1)
3079 +#define GPIO84_SSP1_SFRM       MFP_CFG(GPIO84, AF1)
3080 +#define GPIO85_SSP1_RXD                MFP_CFG(GPIO85, AF6)
3081 +#define GPIO85_SSP1_TXD                MFP_CFG(GPIO85, AF1)
3082 +#define GPIO86_SSP1_RXD                MFP_CFG(GPIO86, AF1)
3083 +#define GPIO86_SSP1_TXD                MFP_CFG(GPIO86, AF6)
3084 +
3085 +/* SSP2 */
3086 +#define GPIO39_SSP2_EXTCLK     MFP_CFG(GPIO39, AF2)
3087 +#define GPIO40_SSP2_SYSCLK     MFP_CFG(GPIO40, AF2)
3088 +#define GPIO12_SSP2_SCLK       MFP_CFG(GPIO12, AF2)
3089 +#define GPIO35_SSP2_SCLK       MFP_CFG(GPIO35, AF2)
3090 +#define GPIO36_SSP2_SFRM       MFP_CFG(GPIO36, AF2)
3091 +#define GPIO37_SSP2_RXD                MFP_CFG(GPIO37, AF5)
3092 +#define GPIO37_SSP2_TXD                MFP_CFG(GPIO37, AF2)
3093 +#define GPIO38_SSP2_RXD                MFP_CFG(GPIO38, AF2)
3094 +#define GPIO38_SSP2_TXD                MFP_CFG(GPIO38, AF5)
3095 +
3096 +#define GPIO69_SSP3_SCLK       MFP_CFG(GPIO69, AF2, DS08X, FLOAT)
3097 +#define GPIO70_SSP3_FRM                MFP_CFG(GPIO70, AF2, DS08X, DRIVE_LOW)
3098 +#define GPIO89_SSP3_SCLK       MFP_CFG(GPIO89, AF1, DS08X, FLOAT)
3099 +#define GPIO90_SSP3_FRM                MFP_CFG(GPIO90, AF1, DS08X, DRIVE_LOW)
3100 +#define GPIO71_SSP3_RXD                MFP_CFG_X(GPIO71, AF5, DS08X, FLOAT)
3101 +#define GPIO71_SSP3_TXD                MFP_CFG_X(GPIO71, AF2, DS08X, DRIVE_LOW)
3102 +#define GPIO72_SSP3_RXD                MFP_CFG_X(GPIO72, AF2, DS08X, FLOAT)
3103 +#define GPIO72_SSP3_TXD                MFP_CFG_X(GPIO72, AF5, DS08X, DRIVE_LOW)
3104 +#define GPIO91_SSP3_RXD                MFP_CFG_X(GPIO91, AF5, DS08X, FLOAT)
3105 +#define GPIO91_SSP3_TXD                MFP_CFG_X(GPIO91, AF1, DS08X, DRIVE_LOW)
3106 +#define GPIO92_SSP3_RXD                MFP_CFG_X(GPIO92, AF1, DS08X, FLOAT)
3107 +#define GPIO92_SSP3_TXD                MFP_CFG_X(GPIO92, AF5, DS08X, DRIVE_LOW)
3108 +
3109 +#define GPIO93_SSP4_SCLK       MFP_CFG_LPM(GPIO93, AF1, PULL_HIGH)
3110 +#define GPIO94_SSP4_FRM                MFP_CFG_LPM(GPIO94, AF1, PULL_HIGH)
3111 +#define GPIO94_SSP4_RXD                MFP_CFG_LPM(GPIO94, AF5, PULL_HIGH)
3112 +#define GPIO95_SSP4_RXD                MFP_CFG_LPM(GPIO95, AF5, PULL_HIGH)
3113 +#define GPIO95_SSP4_TXD                MFP_CFG_LPM(GPIO95, AF1, PULL_HIGH)
3114 +#define GPIO96_SSP4_RXD                MFP_CFG_LPM(GPIO96, AF1, PULL_HIGH)
3115 +#define GPIO96_SSP4_TXD                MFP_CFG_LPM(GPIO96, AF5, PULL_HIGH)
3116 +
3117 +/* UART1 */
3118 +#define GPIO41_UART1_RXD       MFP_CFG_LPM(GPIO41, AF2, FLOAT)
3119 +#define GPIO41_UART1_TXD       MFP_CFG_LPM(GPIO41, AF4, FLOAT)
3120 +#define GPIO42_UART1_RXD       MFP_CFG_LPM(GPIO42, AF4, FLOAT)
3121 +#define GPIO42_UART1_TXD       MFP_CFG_LPM(GPIO42, AF2, FLOAT)
3122 +#define GPIO97_UART1_RXD       MFP_CFG_LPM(GPIO97, AF1, FLOAT)
3123 +#define GPIO97_UART1_TXD       MFP_CFG_LPM(GPIO97, AF6, FLOAT)
3124 +#define GPIO98_UART1_RXD       MFP_CFG_LPM(GPIO98, AF6, FLOAT)
3125 +#define GPIO98_UART1_TXD       MFP_CFG_LPM(GPIO98, AF1, FLOAT)
3126 +#define GPIO43_UART1_CTS       MFP_CFG_LPM(GPIO43, AF2, FLOAT)
3127 +#define GPIO43_UART1_RTS       MFP_CFG_LPM(GPIO43, AF4, FLOAT)
3128 +#define GPIO48_UART1_CTS       MFP_CFG_LPM(GPIO48, AF4, FLOAT)
3129 +#define GPIO48_UART1_RTS       MFP_CFG_LPM(GPIO48, AF2, FLOAT)
3130 +#define GPIO99_UART1_CTS       MFP_CFG_LPM(GPIO99, AF1, FLOAT)
3131 +#define GPIO99_UART1_RTS       MFP_CFG_LPM(GPIO99, AF6, FLOAT)
3132 +#define GPIO104_UART1_CTS      MFP_CFG_LPM(GPIO104, AF6, FLOAT)
3133 +#define GPIO104_UART1_RTS      MFP_CFG_LPM(GPIO104, AF1, FLOAT)
3134 +#define GPIO45_UART1_DTR       MFP_CFG_LPM(GPIO45, AF4, FLOAT)
3135 +#define GPIO45_UART1_DSR       MFP_CFG_LPM(GPIO45, AF2, FLOAT)
3136 +#define GPIO47_UART1_DTR       MFP_CFG_LPM(GPIO47, AF2, FLOAT)
3137 +#define GPIO47_UART1_DSR       MFP_CFG_LPM(GPIO47, AF4, FLOAT)
3138 +#define GPIO101_UART1_DTR      MFP_CFG_LPM(GPIO101, AF6, FLOAT)
3139 +#define GPIO101_UART1_DSR      MFP_CFG_LPM(GPIO101, AF1, FLOAT)
3140 +#define GPIO103_UART1_DTR      MFP_CFG_LPM(GPIO103, AF1, FLOAT)
3141 +#define GPIO103_UART1_DSR      MFP_CFG_LPM(GPIO103, AF6, FLOAT)
3142 +#define GPIO44_UART1_DCD       MFP_CFG_LPM(GPIO44, AF2, FLOAT)
3143 +#define GPIO100_UART1_DCD      MFP_CFG_LPM(GPIO100, AF1, FLOAT)
3144 +#define GPIO46_UART1_RI                MFP_CFG_LPM(GPIO46, AF2, FLOAT)
3145 +#define GPIO102_UART1_RI       MFP_CFG_LPM(GPIO102, AF1, FLOAT)
3146 +
3147 +/* UART2 */
3148 +#define GPIO109_UART2_CTS      MFP_CFG_LPM(GPIO109, AF3, FLOAT)
3149 +#define GPIO109_UART2_RTS      MFP_CFG_LPM(GPIO109, AF1, FLOAT)
3150 +#define GPIO112_UART2_CTS      MFP_CFG_LPM(GPIO112, AF1, FLOAT)
3151 +#define GPIO112_UART2_RTS      MFP_CFG_LPM(GPIO112, AF3, FLOAT)
3152 +#define GPIO110_UART2_RXD      MFP_CFG_LPM(GPIO110, AF1, FLOAT)
3153 +#define GPIO110_UART2_TXD      MFP_CFG_LPM(GPIO110, AF3, FLOAT)
3154 +#define GPIO111_UART2_RXD      MFP_CFG_LPM(GPIO111, AF3, FLOAT)
3155 +#define GPIO111_UART2_TXD      MFP_CFG_LPM(GPIO111, AF1, FLOAT)
3156 +
3157 +/* UART3 */
3158 +#define GPIO89_UART3_CTS       MFP_CFG_LPM(GPIO89, AF2, FLOAT)
3159 +#define GPIO89_UART3_RTS       MFP_CFG_LPM(GPIO89, AF4, FLOAT)
3160 +#define GPIO90_UART3_CTS       MFP_CFG_LPM(GPIO90, AF4, FLOAT)
3161 +#define GPIO90_UART3_RTS       MFP_CFG_LPM(GPIO90, AF2, FLOAT)
3162 +#define GPIO105_UART3_CTS      MFP_CFG_LPM(GPIO105, AF1, FLOAT)
3163 +#define GPIO105_UART3_RTS      MFP_CFG_LPM(GPIO105, AF3, FLOAT)
3164 +#define GPIO106_UART3_CTS      MFP_CFG_LPM(GPIO106, AF3, FLOAT)
3165 +#define GPIO106_UART3_RTS      MFP_CFG_LPM(GPIO106, AF1, FLOAT)
3166 +#define GPIO30_UART3_RXD       MFP_CFG_LPM(GPIO30, AF2, FLOAT)
3167 +#define GPIO30_UART3_TXD       MFP_CFG_LPM(GPIO30, AF6, FLOAT)
3168 +#define GPIO31_UART3_RXD       MFP_CFG_LPM(GPIO31, AF6, FLOAT)
3169 +#define GPIO31_UART3_TXD       MFP_CFG_LPM(GPIO31, AF2, FLOAT)
3170 +#define GPIO91_UART3_RXD       MFP_CFG_LPM(GPIO91, AF4, FLOAT)
3171 +#define GPIO91_UART3_TXD       MFP_CFG_LPM(GPIO91, AF2, FLOAT)
3172 +#define GPIO92_UART3_RXD       MFP_CFG_LPM(GPIO92, AF2, FLOAT)
3173 +#define GPIO92_UART3_TXD       MFP_CFG_LPM(GPIO92, AF4, FLOAT)
3174 +#define GPIO107_UART3_RXD      MFP_CFG_LPM(GPIO107, AF3, FLOAT)
3175 +#define GPIO107_UART3_TXD      MFP_CFG_LPM(GPIO107, AF1, FLOAT)
3176 +#define GPIO108_UART3_RXD      MFP_CFG_LPM(GPIO108, AF1, FLOAT)
3177 +#define GPIO108_UART3_TXD      MFP_CFG_LPM(GPIO108, AF3, FLOAT)
3178 +
3179 +
3180 +/* USB 2.0 UTMI */
3181 +#define GPIO10_UTM_CLK         MFP_CFG(GPIO10, AF1)
3182 +#define GPIO36_U2D_RXERROR     MFP_CFG(GPIO36, AF3)
3183 +#define GPIO60_U2D_RXERROR     MFP_CFG(GPIO60, AF1)
3184 +#define GPIO87_U2D_RXERROR     MFP_CFG(GPIO87, AF5)
3185 +#define GPIO34_UTM_RXVALID     MFP_CFG(GPIO34, AF3)
3186 +#define GPIO58_UTM_RXVALID     MFP_CFG(GPIO58, AF2)
3187 +#define GPIO85_UTM_RXVALID     MFP_CFG(GPIO85, AF5)
3188 +#define GPIO35_UTM_RXACTIVE    MFP_CFG(GPIO35, AF3)
3189 +#define GPIO59_UTM_RXACTIVE    MFP_CFG(GPIO59, AF1)
3190 +#define GPIO86_UTM_RXACTIVE    MFP_CFG(GPIO86, AF5)
3191 +#define GPIO73_UTM_TXREADY     MFP_CFG(GPIO73, AF1)
3192 +#define GPIO68_UTM_LINESTATE_0 MFP_CFG(GPIO68, AF3)
3193 +#define GPIO90_UTM_LINESTATE_0 MFP_CFG(GPIO90, AF3)
3194 +#define GPIO102_UTM_LINESTATE_0        MFP_CFG(GPIO102, AF3)
3195 +#define GPIO107_UTM_LINESTATE_0        MFP_CFG(GPIO107, AF4)
3196 +#define GPIO69_UTM_LINESTATE_1 MFP_CFG(GPIO69, AF3)
3197 +#define GPIO91_UTM_LINESTATE_1 MFP_CFG(GPIO91, AF3)
3198 +#define GPIO103_UTM_LINESTATE_1        MFP_CFG(GPIO103, AF3)
3199 +
3200 +#define GPIO41_U2D_PHYDATA_0   MFP_CFG(GPIO41, AF3)
3201 +#define GPIO42_U2D_PHYDATA_1   MFP_CFG(GPIO42, AF3)
3202 +#define GPIO43_U2D_PHYDATA_2   MFP_CFG(GPIO43, AF3)
3203 +#define GPIO44_U2D_PHYDATA_3   MFP_CFG(GPIO44, AF3)
3204 +#define GPIO45_U2D_PHYDATA_4   MFP_CFG(GPIO45, AF3)
3205 +#define GPIO46_U2D_PHYDATA_5   MFP_CFG(GPIO46, AF3)
3206 +#define GPIO47_U2D_PHYDATA_6   MFP_CFG(GPIO47, AF3)
3207 +#define GPIO48_U2D_PHYDATA_7   MFP_CFG(GPIO48, AF3)
3208 +
3209 +#define GPIO49_U2D_PHYDATA_0   MFP_CFG(GPIO49, AF3)
3210 +#define GPIO50_U2D_PHYDATA_1   MFP_CFG(GPIO50, AF3)
3211 +#define GPIO51_U2D_PHYDATA_2   MFP_CFG(GPIO51, AF3)
3212 +#define GPIO52_U2D_PHYDATA_3   MFP_CFG(GPIO52, AF3)
3213 +#define GPIO53_U2D_PHYDATA_4   MFP_CFG(GPIO53, AF3)
3214 +#define GPIO54_U2D_PHYDATA_5   MFP_CFG(GPIO54, AF3)
3215 +#define GPIO55_U2D_PHYDATA_6   MFP_CFG(GPIO55, AF3)
3216 +#define GPIO56_U2D_PHYDATA_7   MFP_CFG(GPIO56, AF3)
3217 +
3218 +#define GPIO37_U2D_OPMODE0     MFP_CFG(GPIO37, AF4)
3219 +#define GPIO61_U2D_OPMODE0     MFP_CFG(GPIO61, AF2)
3220 +#define GPIO88_U2D_OPMODE0     MFP_CFG(GPIO88, AF7)
3221 +
3222 +#define GPIO38_U2D_OPMODE1     MFP_CFG(GPIO38, AF4)
3223 +#define GPIO62_U2D_OPMODE1     MFP_CFG(GPIO62, AF2)
3224 +#define GPIO104_U2D_OPMODE1    MFP_CFG(GPIO104, AF4)
3225 +#define GPIO108_U2D_OPMODE1    MFP_CFG(GPIO108, AF5)
3226 +
3227 +#define GPIO74_U2D_RESET       MFP_CFG(GPIO74, AF1)
3228 +#define GPIO93_U2D_RESET       MFP_CFG(GPIO93, AF2)
3229 +#define GPIO98_U2D_RESET       MFP_CFG(GPIO98, AF3)
3230 +
3231 +#define GPIO67_U2D_SUSPEND     MFP_CFG(GPIO67, AF3)
3232 +#define GPIO96_U2D_SUSPEND     MFP_CFG(GPIO96, AF2)
3233 +#define GPIO101_U2D_SUSPEND    MFP_CFG(GPIO101, AF3)
3234 +
3235 +#define GPIO66_U2D_TERM_SEL    MFP_CFG(GPIO66, AF5)
3236 +#define GPIO95_U2D_TERM_SEL    MFP_CFG(GPIO95, AF3)
3237 +#define GPIO97_U2D_TERM_SEL    MFP_CFG(GPIO97, AF7)
3238 +#define GPIO100_U2D_TERM_SEL   MFP_CFG(GPIO100, AF5)
3239 +
3240 +#define GPIO39_U2D_TXVALID     MFP_CFG(GPIO39, AF4)
3241 +#define GPIO70_U2D_TXVALID     MFP_CFG(GPIO70, AF5)
3242 +#define GPIO83_U2D_TXVALID     MFP_CFG(GPIO83, AF7)
3243 +
3244 +#define GPIO65_U2D_XCVR_SEL    MFP_CFG(GPIO65, AF5)
3245 +#define GPIO94_U2D_XCVR_SEL    MFP_CFG(GPIO94, AF3)
3246 +#define GPIO99_U2D_XCVR_SEL    MFP_CFG(GPIO99, AF5)
3247 +
3248 +/* USB Host 1.1 */
3249 +#define GPIO2_2_USBH_PEN       MFP_CFG(GPIO2_2, AF1)
3250 +#define GPIO3_2_USBH_PWR       MFP_CFG(GPIO3_2, AF1)
3251 +
3252 +/* USB P2 */
3253 +#define GPIO97_USB_P2_2                MFP_CFG(GPIO97, AF2)
3254 +#define GPIO97_USB_P2_6                MFP_CFG(GPIO97, AF4)
3255 +#define GPIO98_USB_P2_2                MFP_CFG(GPIO98, AF4)
3256 +#define GPIO98_USB_P2_6                MFP_CFG(GPIO98, AF2)
3257 +#define GPIO99_USB_P2_1                MFP_CFG(GPIO99, AF2)
3258 +#define GPIO100_USB_P2_4       MFP_CFG(GPIO100, AF2)
3259 +#define GPIO101_USB_P2_8       MFP_CFG(GPIO101, AF2)
3260 +#define GPIO102_USB_P2_3       MFP_CFG(GPIO102, AF2)
3261 +#define GPIO103_USB_P2_5       MFP_CFG(GPIO103, AF2)
3262 +#define GPIO104_USB_P2_7       MFP_CFG(GPIO104, AF2)
3263 +
3264 +/* USB P3 */
3265 +#define GPIO75_USB_P3_1                MFP_CFG(GPIO75, AF2)
3266 +#define GPIO76_USB_P3_2                MFP_CFG(GPIO76, AF2)
3267 +#define GPIO77_USB_P3_3                MFP_CFG(GPIO77, AF2)
3268 +#define GPIO78_USB_P3_4                MFP_CFG(GPIO78, AF2)
3269 +#define GPIO79_USB_P3_5                MFP_CFG(GPIO79, AF2)
3270 +#define GPIO80_USB_P3_6                MFP_CFG(GPIO80, AF2)
3271 +
3272 +#define GPIO13_CHOUT0          MFP_CFG(GPIO13, AF6)
3273 +#define GPIO14_CHOUT1          MFP_CFG(GPIO14, AF6)
3274 +
3275 +#define GPIO2_RDY              MFP_CFG(GPIO2, AF1)
3276 +#define GPIO5_NPIOR            MFP_CFG(GPIO5, AF3)
3277 +
3278 +#define GPIO11_PWM0_OUT                MFP_CFG(GPIO11, AF1)
3279 +#define GPIO12_PWM1_OUT                MFP_CFG(GPIO12, AF1)
3280 +#define GPIO13_PWM2_OUT                MFP_CFG(GPIO13, AF1)
3281 +#define GPIO14_PWM3_OUT                MFP_CFG(GPIO14, AF1)
3282 +
3283 +#endif /* __ASM_ARCH_MFP_PXA320_H */
3284 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/mfp-pxa3xx.h linux-2.6.25-rc4/include/asm-arm/arch/mfp-pxa3xx.h
3285 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/mfp-pxa3xx.h     1970-01-01 01:00:00.000000000 +0100
3286 +++ linux-2.6.25-rc4/include/asm-arm/arch/mfp-pxa3xx.h  2008-03-08 16:11:19.000000000 +0100
3287 @@ -0,0 +1,252 @@
3288 +#ifndef __ASM_ARCH_MFP_PXA3XX_H
3289 +#define __ASM_ARCH_MFP_PXA3XX_H
3290 +
3291 +#define MFPR_BASE      (0x40e10000)
3292 +#define MFPR_SIZE      (PAGE_SIZE)
3293 +
3294 +/* MFPR register bit definitions */
3295 +#define MFPR_PULL_SEL          (0x1 << 15)
3296 +#define MFPR_PULLUP_EN         (0x1 << 14)
3297 +#define MFPR_PULLDOWN_EN       (0x1 << 13)
3298 +#define MFPR_SLEEP_SEL         (0x1 << 9)
3299 +#define MFPR_SLEEP_OE_N                (0x1 << 7)
3300 +#define MFPR_EDGE_CLEAR                (0x1 << 6)
3301 +#define MFPR_EDGE_FALL_EN      (0x1 << 5)
3302 +#define MFPR_EDGE_RISE_EN      (0x1 << 4)
3303 +
3304 +#define MFPR_SLEEP_DATA(x)     ((x) << 8)
3305 +#define MFPR_DRIVE(x)          (((x) & 0x7) << 10)
3306 +#define MFPR_AF_SEL(x)         (((x) & 0x7) << 0)
3307 +
3308 +#define MFPR_EDGE_NONE         (0)
3309 +#define MFPR_EDGE_RISE         (MFPR_EDGE_RISE_EN)
3310 +#define MFPR_EDGE_FALL         (MFPR_EDGE_FALL_EN)
3311 +#define MFPR_EDGE_BOTH         (MFPR_EDGE_RISE | MFPR_EDGE_FALL)
3312 +
3313 +/*
3314 + * Table that determines the low power modes outputs, with actual settings
3315 + * used in parentheses for don't-care values. Except for the float output,
3316 + * the configured driven and pulled levels match, so if there is a need for
3317 + * non-LPM pulled output, the same configuration could probably be used.
3318 + *
3319 + * Output value  sleep_oe_n  sleep_data  pullup_en  pulldown_en  pull_sel
3320 + *                 (bit 7)    (bit 8)    (bit 14)     (bit 13)   (bit 15)
3321 + *
3322 + * Input            0          X(0)        X(0)        X(0)       0
3323 + * Drive 0          0          0           0           X(1)       0
3324 + * Drive 1          0          1           X(1)        0         0
3325 + * Pull hi (1)      1          X(1)        1           0         0
3326 + * Pull lo (0)      1          X(0)        0           1         0
3327 + * Z (float)        1          X(0)        0           0         0
3328 + */
3329 +#define MFPR_LPM_INPUT         (0)
3330 +#define MFPR_LPM_DRIVE_LOW     (MFPR_SLEEP_DATA(0) | MFPR_PULLDOWN_EN)
3331 +#define MFPR_LPM_DRIVE_HIGH            (MFPR_SLEEP_DATA(1) | MFPR_PULLUP_EN)
3332 +#define MFPR_LPM_PULL_LOW              (MFPR_LPM_DRIVE_LOW  | MFPR_SLEEP_OE_N)
3333 +#define MFPR_LPM_PULL_HIGH             (MFPR_LPM_DRIVE_HIGH | MFPR_SLEEP_OE_N)
3334 +#define MFPR_LPM_FLOAT                 (MFPR_SLEEP_OE_N)
3335 +#define MFPR_LPM_MASK          (0xe080)
3336 +
3337 +/*
3338 + * The pullup and pulldown state of the MFP pin at run mode is by default
3339 + * determined by the selected alternate function. In case that some buggy
3340 + * devices need to override this default behavior,  the definitions below
3341 + * indicates the setting of corresponding MFPR bits
3342 + *
3343 + * Definition       pull_sel  pullup_en  pulldown_en
3344 + * MFPR_PULL_NONE       0         0        0
3345 + * MFPR_PULL_LOW        1         0        1
3346 + * MFPR_PULL_HIGH       1         1        0
3347 + * MFPR_PULL_BOTH       1         1        1
3348 + */
3349 +#define MFPR_PULL_NONE         (0)
3350 +#define MFPR_PULL_LOW          (MFPR_PULL_SEL | MFPR_PULLDOWN_EN)
3351 +#define MFPR_PULL_BOTH         (MFPR_PULL_LOW | MFPR_PULLUP_EN)
3352 +#define MFPR_PULL_HIGH         (MFPR_PULL_SEL | MFPR_PULLUP_EN)
3353 +
3354 +/* PXA3xx common MFP configurations - processor specific ones defined
3355 + * in mfp-pxa300.h and mfp-pxa320.h
3356 + */
3357 +#define GPIO0_GPIO             MFP_CFG(GPIO0, AF0)
3358 +#define GPIO1_GPIO             MFP_CFG(GPIO1, AF0)
3359 +#define GPIO2_GPIO             MFP_CFG(GPIO2, AF0)
3360 +#define GPIO3_GPIO             MFP_CFG(GPIO3, AF0)
3361 +#define GPIO4_GPIO             MFP_CFG(GPIO4, AF0)
3362 +#define GPIO5_GPIO             MFP_CFG(GPIO5, AF0)
3363 +#define GPIO6_GPIO             MFP_CFG(GPIO6, AF0)
3364 +#define GPIO7_GPIO             MFP_CFG(GPIO7, AF0)
3365 +#define GPIO8_GPIO             MFP_CFG(GPIO8, AF0)
3366 +#define GPIO9_GPIO             MFP_CFG(GPIO9, AF0)
3367 +#define GPIO10_GPIO            MFP_CFG(GPIO10, AF0)
3368 +#define GPIO11_GPIO            MFP_CFG(GPIO11, AF0)
3369 +#define GPIO12_GPIO            MFP_CFG(GPIO12, AF0)
3370 +#define GPIO13_GPIO            MFP_CFG(GPIO13, AF0)
3371 +#define GPIO14_GPIO            MFP_CFG(GPIO14, AF0)
3372 +#define GPIO15_GPIO            MFP_CFG(GPIO15, AF0)
3373 +#define GPIO16_GPIO            MFP_CFG(GPIO16, AF0)
3374 +#define GPIO17_GPIO            MFP_CFG(GPIO17, AF0)
3375 +#define GPIO18_GPIO            MFP_CFG(GPIO18, AF0)
3376 +#define GPIO19_GPIO            MFP_CFG(GPIO19, AF0)
3377 +#define GPIO20_GPIO            MFP_CFG(GPIO20, AF0)
3378 +#define GPIO21_GPIO            MFP_CFG(GPIO21, AF0)
3379 +#define GPIO22_GPIO            MFP_CFG(GPIO22, AF0)
3380 +#define GPIO23_GPIO            MFP_CFG(GPIO23, AF0)
3381 +#define GPIO24_GPIO            MFP_CFG(GPIO24, AF0)
3382 +#define GPIO25_GPIO            MFP_CFG(GPIO25, AF0)
3383 +#define GPIO26_GPIO            MFP_CFG(GPIO26, AF0)
3384 +#define GPIO27_GPIO            MFP_CFG(GPIO27, AF0)
3385 +#define GPIO28_GPIO            MFP_CFG(GPIO28, AF0)
3386 +#define GPIO29_GPIO            MFP_CFG(GPIO29, AF0)
3387 +#define GPIO30_GPIO            MFP_CFG(GPIO30, AF0)
3388 +#define GPIO31_GPIO            MFP_CFG(GPIO31, AF0)
3389 +#define GPIO32_GPIO            MFP_CFG(GPIO32, AF0)
3390 +#define GPIO33_GPIO            MFP_CFG(GPIO33, AF0)
3391 +#define GPIO34_GPIO            MFP_CFG(GPIO34, AF0)
3392 +#define GPIO35_GPIO            MFP_CFG(GPIO35, AF0)
3393 +#define GPIO36_GPIO            MFP_CFG(GPIO36, AF0)
3394 +#define GPIO37_GPIO            MFP_CFG(GPIO37, AF0)
3395 +#define GPIO38_GPIO            MFP_CFG(GPIO38, AF0)
3396 +#define GPIO39_GPIO            MFP_CFG(GPIO39, AF0)
3397 +#define GPIO40_GPIO            MFP_CFG(GPIO40, AF0)
3398 +#define GPIO41_GPIO            MFP_CFG(GPIO41, AF0)
3399 +#define GPIO42_GPIO            MFP_CFG(GPIO42, AF0)
3400 +#define GPIO43_GPIO            MFP_CFG(GPIO43, AF0)
3401 +#define GPIO44_GPIO            MFP_CFG(GPIO44, AF0)
3402 +#define GPIO45_GPIO            MFP_CFG(GPIO45, AF0)
3403 +
3404 +#define GPIO47_GPIO            MFP_CFG(GPIO47, AF0)
3405 +#define GPIO48_GPIO            MFP_CFG(GPIO48, AF0)
3406 +
3407 +#define GPIO53_GPIO            MFP_CFG(GPIO53, AF0)
3408 +#define GPIO54_GPIO            MFP_CFG(GPIO54, AF0)
3409 +#define GPIO55_GPIO            MFP_CFG(GPIO55, AF0)
3410 +
3411 +#define GPIO57_GPIO            MFP_CFG(GPIO57, AF0)
3412 +
3413 +#define GPIO63_GPIO            MFP_CFG(GPIO63, AF0)
3414 +#define GPIO64_GPIO            MFP_CFG(GPIO64, AF0)
3415 +#define GPIO65_GPIO            MFP_CFG(GPIO65, AF0)
3416 +#define GPIO66_GPIO            MFP_CFG(GPIO66, AF0)
3417 +#define GPIO67_GPIO            MFP_CFG(GPIO67, AF0)
3418 +#define GPIO68_GPIO            MFP_CFG(GPIO68, AF0)
3419 +#define GPIO69_GPIO            MFP_CFG(GPIO69, AF0)
3420 +#define GPIO70_GPIO            MFP_CFG(GPIO70, AF0)
3421 +#define GPIO71_GPIO            MFP_CFG(GPIO71, AF0)
3422 +#define GPIO72_GPIO            MFP_CFG(GPIO72, AF0)
3423 +#define GPIO73_GPIO            MFP_CFG(GPIO73, AF0)
3424 +#define GPIO74_GPIO            MFP_CFG(GPIO74, AF0)
3425 +#define GPIO75_GPIO            MFP_CFG(GPIO75, AF0)
3426 +#define GPIO76_GPIO            MFP_CFG(GPIO76, AF0)
3427 +#define GPIO77_GPIO            MFP_CFG(GPIO77, AF0)
3428 +#define GPIO78_GPIO            MFP_CFG(GPIO78, AF0)
3429 +#define GPIO79_GPIO            MFP_CFG(GPIO79, AF0)
3430 +#define GPIO80_GPIO            MFP_CFG(GPIO80, AF0)
3431 +#define GPIO81_GPIO            MFP_CFG(GPIO81, AF0)
3432 +#define GPIO82_GPIO            MFP_CFG(GPIO82, AF0)
3433 +#define GPIO83_GPIO            MFP_CFG(GPIO83, AF0)
3434 +#define GPIO84_GPIO            MFP_CFG(GPIO84, AF0)
3435 +#define GPIO85_GPIO            MFP_CFG(GPIO85, AF0)
3436 +#define GPIO86_GPIO            MFP_CFG(GPIO86, AF0)
3437 +#define GPIO87_GPIO            MFP_CFG(GPIO87, AF0)
3438 +#define GPIO88_GPIO            MFP_CFG(GPIO88, AF0)
3439 +#define GPIO89_GPIO            MFP_CFG(GPIO89, AF0)
3440 +#define GPIO90_GPIO            MFP_CFG(GPIO90, AF0)
3441 +#define GPIO91_GPIO            MFP_CFG(GPIO91, AF0)
3442 +#define GPIO92_GPIO            MFP_CFG(GPIO92, AF0)
3443 +#define GPIO93_GPIO            MFP_CFG(GPIO93, AF0)
3444 +#define GPIO94_GPIO            MFP_CFG(GPIO94, AF0)
3445 +#define GPIO95_GPIO            MFP_CFG(GPIO95, AF0)
3446 +#define GPIO96_GPIO            MFP_CFG(GPIO96, AF0)
3447 +#define GPIO97_GPIO            MFP_CFG(GPIO97, AF0)
3448 +#define GPIO98_GPIO            MFP_CFG(GPIO98, AF0)
3449 +#define GPIO99_GPIO            MFP_CFG(GPIO99, AF0)
3450 +#define GPIO100_GPIO           MFP_CFG(GPIO100, AF0)
3451 +#define GPIO101_GPIO           MFP_CFG(GPIO101, AF0)
3452 +#define GPIO102_GPIO           MFP_CFG(GPIO102, AF0)
3453 +#define GPIO103_GPIO           MFP_CFG(GPIO103, AF0)
3454 +#define GPIO104_GPIO           MFP_CFG(GPIO104, AF0)
3455 +#define GPIO105_GPIO           MFP_CFG(GPIO105, AF0)
3456 +#define GPIO106_GPIO           MFP_CFG(GPIO106, AF0)
3457 +#define GPIO107_GPIO           MFP_CFG(GPIO107, AF0)
3458 +#define GPIO108_GPIO           MFP_CFG(GPIO108, AF0)
3459 +#define GPIO109_GPIO           MFP_CFG(GPIO109, AF0)
3460 +#define GPIO110_GPIO           MFP_CFG(GPIO110, AF0)
3461 +#define GPIO111_GPIO           MFP_CFG(GPIO111, AF0)
3462 +#define GPIO112_GPIO           MFP_CFG(GPIO112, AF0)
3463 +#define GPIO113_GPIO           MFP_CFG(GPIO113, AF0)
3464 +#define GPIO114_GPIO           MFP_CFG(GPIO114, AF0)
3465 +#define GPIO115_GPIO           MFP_CFG(GPIO115, AF0)
3466 +#define GPIO116_GPIO           MFP_CFG(GPIO116, AF0)
3467 +#define GPIO117_GPIO           MFP_CFG(GPIO117, AF0)
3468 +#define GPIO118_GPIO           MFP_CFG(GPIO118, AF0)
3469 +#define GPIO119_GPIO           MFP_CFG(GPIO119, AF0)
3470 +#define GPIO120_GPIO           MFP_CFG(GPIO120, AF0)
3471 +#define GPIO121_GPIO           MFP_CFG(GPIO121, AF0)
3472 +#define GPIO122_GPIO           MFP_CFG(GPIO122, AF0)
3473 +#define GPIO123_GPIO           MFP_CFG(GPIO123, AF0)
3474 +#define GPIO124_GPIO           MFP_CFG(GPIO124, AF0)
3475 +#define GPIO125_GPIO           MFP_CFG(GPIO125, AF0)
3476 +#define GPIO126_GPIO           MFP_CFG(GPIO126, AF0)
3477 +#define GPIO127_GPIO           MFP_CFG(GPIO127, AF0)
3478 +
3479 +#define GPIO0_2_GPIO           MFP_CFG(GPIO0_2, AF0)
3480 +#define GPIO1_2_GPIO           MFP_CFG(GPIO1_2, AF0)
3481 +#define GPIO2_2_GPIO           MFP_CFG(GPIO2_2, AF0)
3482 +#define GPIO3_2_GPIO           MFP_CFG(GPIO3_2, AF0)
3483 +#define GPIO4_2_GPIO           MFP_CFG(GPIO4_2, AF0)
3484 +#define GPIO5_2_GPIO           MFP_CFG(GPIO5_2, AF0)
3485 +#define GPIO6_2_GPIO           MFP_CFG(GPIO6_2, AF0)
3486 +
3487 +/*
3488 + * each MFP pin will have a MFPR register, since the offset of the
3489 + * register varies between processors, the processor specific code
3490 + * should initialize the pin offsets by pxa3xx_mfp_init_addr()
3491 + *
3492 + * pxa3xx_mfp_init_addr - accepts a table of "pxa3xx_mfp_addr_map"
3493 + * structure, which represents a range of MFP pins from "start" to
3494 + * "end", with the offset begining at "offset", to define a single
3495 + * pin, let "end" = -1
3496 + *
3497 + * use
3498 + *
3499 + * MFP_ADDR_X() to define a range of pins
3500 + * MFP_ADDR()   to define a single pin
3501 + * MFP_ADDR_END to signal the end of pin offset definitions
3502 + */
3503 +struct pxa3xx_mfp_addr_map {
3504 +       unsigned int    start;
3505 +       unsigned int    end;
3506 +       unsigned long   offset;
3507 +};
3508 +
3509 +#define MFP_ADDR_X(start, end, offset) \
3510 +       { MFP_PIN_##start, MFP_PIN_##end, offset }
3511 +
3512 +#define MFP_ADDR(pin, offset) \
3513 +       { MFP_PIN_##pin, -1, offset }
3514 +
3515 +#define MFP_ADDR_END   { MFP_PIN_INVALID, 0 }
3516 +
3517 +/*
3518 + * pxa3xx_mfp_read()/pxa3xx_mfp_write() - for direct read/write access
3519 + * to the MFPR register
3520 + */
3521 +unsigned long pxa3xx_mfp_read(int mfp);
3522 +void pxa3xx_mfp_write(int mfp, unsigned long mfpr_val);
3523 +
3524 +/*
3525 + * pxa3xx_mfp_config - configure the MFPR registers
3526 + *
3527 + * used by board specific initialization code
3528 + */
3529 +void pxa3xx_mfp_config(unsigned long *mfp_cfgs, int num);
3530 +
3531 +/*
3532 + * pxa3xx_mfp_init_addr() - initialize the mapping between mfp pin
3533 + * index and MFPR register offset
3534 + *
3535 + * used by processor specific code
3536 + */
3537 +void __init pxa3xx_mfp_init_addr(struct pxa3xx_mfp_addr_map *);
3538 +void __init pxa3xx_init_mfp(void);
3539 +#endif /* __ASM_ARCH_MFP_PXA3XX_H */
3540 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/mmc.h linux-2.6.25-rc4/include/asm-arm/arch/mmc.h
3541 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/mmc.h    1970-01-01 01:00:00.000000000 +0100
3542 +++ linux-2.6.25-rc4/include/asm-arm/arch/mmc.h 2008-03-08 16:11:19.000000000 +0100
3543 @@ -0,0 +1,23 @@
3544 +#ifndef ASMARM_ARCH_MMC_H
3545 +#define ASMARM_ARCH_MMC_H
3546 +
3547 +#include <linux/mmc/host.h>
3548 +#include <linux/interrupt.h>
3549 +
3550 +struct device;
3551 +struct mmc_host;
3552 +
3553 +struct pxamci_platform_data {
3554 +       unsigned int ocr_mask;                  /* available voltages */
3555 +       unsigned long detect_delay;             /* delay in jiffies before detecting cards after interrupt */
3556 +       int (*init)(struct device *, irq_handler_t , void *);
3557 +       int (*get_ro)(struct device *);
3558 +       void (*setpower)(struct device *, unsigned int);
3559 +       void (*exit)(struct device *, void *);
3560 +};
3561 +
3562 +extern void pxa_set_mci_info(struct pxamci_platform_data *info);
3563 +extern void pxa3xx_set_mci2_info(struct pxamci_platform_data *info);
3564 +extern void pxa3xx_set_mci3_info(struct pxamci_platform_data *info);
3565 +
3566 +#endif
3567 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/mtd-xip.h linux-2.6.25-rc4/include/asm-arm/arch/mtd-xip.h
3568 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/mtd-xip.h        1970-01-01 01:00:00.000000000 +0100
3569 +++ linux-2.6.25-rc4/include/asm-arm/arch/mtd-xip.h     2008-02-26 01:20:20.000000000 +0100
3570 @@ -0,0 +1,37 @@
3571 +/*
3572 + * MTD primitives for XIP support. Architecture specific functions
3573 + *
3574 + * Do not include this file directly. It's included from linux/mtd/xip.h
3575 + *
3576 + * Author:     Nicolas Pitre
3577 + * Created:    Nov 2, 2004
3578 + * Copyright:  (C) 2004 MontaVista Software, Inc.
3579 + *
3580 + * This program is free software; you can redistribute it and/or modify
3581 + * it under the terms of the GNU General Public License version 2 as
3582 + * published by the Free Software Foundation.
3583 + *
3584 + * $Id: xip.h,v 1.2 2004/12/01 15:49:10 nico Exp $
3585 + */
3586 +
3587 +#ifndef __ARCH_PXA_MTD_XIP_H__
3588 +#define __ARCH_PXA_MTD_XIP_H__
3589 +
3590 +#include <asm/arch/pxa-regs.h>
3591 +
3592 +#define xip_irqpending()       (ICIP & ICMR)
3593 +
3594 +/* we sample OSCR and convert desired delta to usec (1/4 ~= 1000000/3686400) */
3595 +#define xip_currtime()         (OSCR)
3596 +#define xip_elapsed_since(x)   (signed)((OSCR - (x)) / 4)
3597 +
3598 +/*
3599 + * xip_cpu_idle() is used when waiting for a delay equal or larger than
3600 + * the system timer tick period.  This should put the CPU into idle mode
3601 + * to save power and to be woken up only when some interrupts are pending.
3602 + * As above, this should not rely upon standard kernel code.
3603 + */
3604 +
3605 +#define xip_cpu_idle()  asm volatile ("mcr p14, 0, %0, c7, c0, 0" :: "r" (1))
3606 +
3607 +#endif /* __ARCH_PXA_MTD_XIP_H__ */
3608 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/ohci.h linux-2.6.25-rc4/include/asm-arm/arch/ohci.h
3609 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/ohci.h   1970-01-01 01:00:00.000000000 +0100
3610 +++ linux-2.6.25-rc4/include/asm-arm/arch/ohci.h        2008-02-26 01:20:20.000000000 +0100
3611 @@ -0,0 +1,20 @@
3612 +#ifndef ASMARM_ARCH_OHCI_H
3613 +#define ASMARM_ARCH_OHCI_H
3614 +
3615 +struct device;
3616 +
3617 +struct pxaohci_platform_data {
3618 +       int (*init)(struct device *);
3619 +       void (*exit)(struct device *);
3620 +
3621 +       int port_mode;
3622 +#define PMM_NPS_MODE           1
3623 +#define PMM_GLOBAL_MODE        2
3624 +#define PMM_PERPORT_MODE       3
3625 +
3626 +       int power_budget;
3627 +};
3628 +
3629 +extern void pxa_set_ohci_info(struct pxaohci_platform_data *info);
3630 +
3631 +#endif
3632 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/pcm027.h linux-2.6.25-rc4/include/asm-arm/arch/pcm027.h
3633 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/pcm027.h 1970-01-01 01:00:00.000000000 +0100
3634 +++ linux-2.6.25-rc4/include/asm-arm/arch/pcm027.h      2008-03-08 16:11:19.000000000 +0100
3635 @@ -0,0 +1,75 @@
3636 +/*
3637 + * linux/include/asm-arm/arch-pxa/pcm027.h
3638 + *
3639 + * (c) 2003 Phytec Messtechnik GmbH <armlinux@phytec.de>
3640 + * (c) 2007 Juergen Beisert <j.beisert@pengutronix.de>
3641 + *
3642 + * This program is free software; you can redistribute it and/or modify
3643 + * it under the terms of the GNU General Public License as published by
3644 + * the Free Software Foundation; either version 2 of the License, or
3645 + * (at your option) any later version.
3646 + *
3647 + * This program is distributed in the hope that it will be useful,
3648 + * but WITHOUT ANY WARRANTY; without even the implied warranty of
3649 + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
3650 + * GNU General Public License for more details.
3651 + *
3652 + * You should have received a copy of the GNU General Public License
3653 + * along with this program; if not, write to the Free Software
3654 + * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
3655 + */
3656 +
3657 +/*
3658 + * Definitions of CPU card resources only
3659 + */
3660 +
3661 +/* I2C RTC */
3662 +#define PCM027_RTC_IRQ_GPIO    0
3663 +#define PCM027_RTC_IRQ         IRQ_GPIO(PCM027_RTC_IRQ_GPIO)
3664 +#define PCM027_RTC_IRQ_EDGE    IRQ_TYPE_EDGE_FALLING
3665 +#define ADR_PCM027_RTC         0x51    /* I2C address */
3666 +
3667 +/* I2C EEPROM */
3668 +#define ADR_PCM027_EEPROM      0x54    /* I2C address */
3669 +
3670 +/* Ethernet chip (SMSC91C111) */
3671 +#define PCM027_ETH_IRQ_GPIO    52
3672 +#define PCM027_ETH_IRQ         IRQ_GPIO(PCM027_ETH_IRQ_GPIO)
3673 +#define PCM027_ETH_IRQ_EDGE    IRQ_TYPE_EDGE_RISING
3674 +#define PCM027_ETH_PHYS                PXA_CS5_PHYS
3675 +#define PCM027_ETH_SIZE                (1*1024*1024)
3676 +
3677 +/* CAN controller SJA1000 (unsupported yet) */
3678 +#define PCM027_CAN_IRQ_GPIO    114
3679 +#define PCM027_CAN_IRQ         IRQ_GPIO(PCM027_CAN_IRQ_GPIO)
3680 +#define PCM027_CAN_IRQ_EDGE    IRQ_TYPE_EDGE_FALLING
3681 +#define PCM027_CAN_PHYS                0x22000000
3682 +#define PCM027_CAN_SIZE                0x100
3683 +
3684 +/* SPI GPIO expander (unsupported yet) */
3685 +#define PCM027_EGPIO_IRQ_GPIO  27
3686 +#define PCM027_EGPIO_IRQ       IRQ_GPIO(PCM027_EGPIO_IRQ_GPIO)
3687 +#define PCM027_EGPIO_IRQ_EDGE  IRQ_TYPE_EDGE_FALLING
3688 +#define PCM027_EGPIO_CS                24
3689 +/*
3690 + * TODO: Switch this pin from dedicated usage to GPIO if
3691 + * more than the MAX7301 device is connected to this SPI bus
3692 + */
3693 +#define PCM027_EGPIO_CS_MODE   GPIO24_SFRM_MD
3694 +
3695 +/* Flash memory */
3696 +#define PCM027_FLASH_PHYS      0x00000000
3697 +#define PCM027_FLASH_SIZE      0x02000000
3698 +
3699 +/* onboard LEDs connected to GPIO */
3700 +#define PCM027_LED_CPU         90
3701 +#define PCM027_LED_HEARD_BEAT  91
3702 +
3703 +/*
3704 + * This CPU module needs a baseboard to work. After basic initializing
3705 + * its own devices, it calls baseboard's init function.
3706 + * TODO: Add your own basebaord init function and call it from
3707 + * inside pcm027_init(). This example here is for the developmen board.
3708 + * Refer pcm990-baseboard.c
3709 + */
3710 +extern void pcm990_baseboard_init(void);
3711 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/pcm990_baseboard.h linux-2.6.25-rc4/include/asm-arm/arch/pcm990_baseboard.h
3712 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/pcm990_baseboard.h       1970-01-01 01:00:00.000000000 +0100
3713 +++ linux-2.6.25-rc4/include/asm-arm/arch/pcm990_baseboard.h    2008-03-08 16:11:19.000000000 +0100
3714 @@ -0,0 +1,275 @@
3715 +/*
3716 + * include/asm-arm/arch-pxa/pcm990_baseboard.h
3717 + *
3718 + * (c) 2003 Phytec Messtechnik GmbH <armlinux@phytec.de>
3719 + * (c) 2007 Juergen Beisert <j.beisert@pengutronix.de>
3720 + *
3721 + * This program is free software; you can redistribute it and/or modify
3722 + * it under the terms of the GNU General Public License as published by
3723 + * the Free Software Foundation; either version 2 of the License, or
3724 + * (at your option) any later version.
3725 + *
3726 + * This program is distributed in the hope that it will be useful,
3727 + * but WITHOUT ANY WARRANTY; without even the implied warranty of
3728 + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
3729 + * GNU General Public License for more details.
3730 + *
3731 + * You should have received a copy of the GNU General Public License
3732 + * along with this program; if not, write to the Free Software
3733 + * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
3734 + */
3735 +
3736 +#include <asm/arch/pcm027.h>
3737 +
3738 +/*
3739 + * definitions relevant only when the PCM-990
3740 + * development base board is in use
3741 + */
3742 +
3743 +/* CPLD's interrupt controller is connected to PCM-027 GPIO 9 */
3744 +#define PCM990_CTRL_INT_IRQ_GPIO       9
3745 +#define PCM990_CTRL_INT_IRQ            IRQ_GPIO(PCM990_CTRL_INT_IRQ_GPIO)
3746 +#define PCM990_CTRL_INT_IRQ_EDGE       IRQT_RISING
3747 +#define PCM990_CTRL_PHYS               PXA_CS1_PHYS    /* 16-Bit */
3748 +#define PCM990_CTRL_BASE               0xea000000
3749 +#define PCM990_CTRL_SIZE               (1*1024*1024)
3750 +
3751 +#define PCM990_CTRL_PWR_IRQ_GPIO       14
3752 +#define PCM990_CTRL_PWR_IRQ            IRQ_GPIO(PCM990_CTRL_PWR_IRQ_GPIO)
3753 +#define PCM990_CTRL_PWR_IRQ_EDGE       IRQT_RISING
3754 +
3755 +/* visible CPLD (U7) registers */
3756 +#define PCM990_CTRL_REG0       0x0000  /* RESET REGISTER */
3757 +#define PCM990_CTRL_SYSRES     0x0001  /* System RESET REGISTER */
3758 +#define PCM990_CTRL_RESOUT     0x0002  /* RESETOUT Enable REGISTER */
3759 +#define PCM990_CTRL_RESGPIO    0x0004  /* RESETGPIO Enable REGISTER */
3760 +
3761 +#define PCM990_CTRL_REG1       0x0002  /* Power REGISTER */
3762 +#define PCM990_CTRL_5VOFF      0x0001  /* Disable  5V Regulators */
3763 +#define PCM990_CTRL_CANPWR     0x0004  /* Enable CANPWR ADUM */
3764 +#define PCM990_CTRL_PM_5V      0x0008  /* Read 5V OK */
3765 +
3766 +#define PCM990_CTRL_REG2       0x0004  /* LED REGISTER */
3767 +#define PCM990_CTRL_LEDPWR     0x0001  /* POWER LED enable */
3768 +#define PCM990_CTRL_LEDBAS     0x0002  /* BASIS LED enable */
3769 +#define PCM990_CTRL_LEDUSR     0x0004  /* USER LED enable */
3770 +
3771 +#define PCM990_CTRL_REG3       0x0006  /* LCD CTRL REGISTER 3 */
3772 +#define PCM990_CTRL_LCDPWR     0x0001  /* RW LCD Power on */
3773 +#define PCM990_CTRL_LCDON      0x0002  /* RW LCD Latch on */
3774 +#define PCM990_CTRL_LCDPOS1    0x0004  /* RW POS 1 */
3775 +#define PCM990_CTRL_LCDPOS2    0x0008  /* RW POS 2 */
3776 +
3777 +#define PCM990_CTRL_REG4       0x0008  /* MMC1 CTRL REGISTER 4 */
3778 +#define PCM990_CTRL_MMC1PWR    0x0001 /* RW MMC1 Power on */
3779 +
3780 +#define PCM990_CTRL_REG5       0x000A  /* MMC2 CTRL REGISTER 5 */
3781 +#define PCM990_CTRL_MMC2PWR    0x0001  /* RW MMC2 Power on */
3782 +#define PCM990_CTRL_MMC2LED    0x0002  /* RW MMC2 LED */
3783 +#define PCM990_CTRL_MMC2DE     0x0004  /* R MMC2 Card detect */
3784 +#define PCM990_CTRL_MMC2WP     0x0008  /* R MMC2 Card write protect */
3785 +
3786 +#define PCM990_CTRL_REG6       0x000C  /* Interrupt Clear REGISTER */
3787 +#define PCM990_CTRL_INTC0      0x0001  /* Clear Reg BT Detect */
3788 +#define PCM990_CTRL_INTC1      0x0002  /* Clear Reg FR RI */
3789 +#define PCM990_CTRL_INTC2      0x0004  /* Clear Reg MMC1 Detect */
3790 +#define PCM990_CTRL_INTC3      0x0008  /* Clear Reg PM_5V off */
3791 +
3792 +#define PCM990_CTRL_REG7       0x000E  /* Interrupt Enable REGISTER */
3793 +#define PCM990_CTRL_ENAINT0    0x0001  /* Enable Int BT Detect */
3794 +#define PCM990_CTRL_ENAINT1    0x0002  /* Enable Int FR RI */
3795 +#define PCM990_CTRL_ENAINT2    0x0004  /* Enable Int MMC1 Detect */
3796 +#define PCM990_CTRL_ENAINT3    0x0008  /* Enable Int PM_5V off */
3797 +
3798 +#define PCM990_CTRL_REG8       0x0014  /* Uart REGISTER */
3799 +#define PCM990_CTRL_FFSD       0x0001  /* BT Uart Enable */
3800 +#define PCM990_CTRL_BTSD       0x0002  /* FF Uart Enable */
3801 +#define PCM990_CTRL_FFRI       0x0004  /* FF Uart RI detect */
3802 +#define PCM990_CTRL_BTRX       0x0008  /* BT Uart Rx detect */
3803 +
3804 +#define PCM990_CTRL_REG9       0x0010  /* AC97 Flash REGISTER */
3805 +#define PCM990_CTRL_FLWP       0x0001  /* pC Flash Write Protect */
3806 +#define PCM990_CTRL_FLDIS      0x0002  /* pC Flash Disable */
3807 +#define PCM990_CTRL_AC97ENA    0x0004  /* Enable AC97 Expansion */
3808 +
3809 +#define PCM990_CTRL_REG10      0x0012  /* GPS-REGISTER */
3810 +#define PCM990_CTRL_GPSPWR     0x0004  /* GPS-Modul Power on */
3811 +#define PCM990_CTRL_GPSENA     0x0008  /* GPS-Modul Enable */
3812 +
3813 +#define PCM990_CTRL_REG11      0x0014  /* Accu REGISTER */
3814 +#define PCM990_CTRL_ACENA      0x0001  /* Charge Enable */
3815 +#define PCM990_CTRL_ACSEL      0x0002  /* Charge Akku -> DC Enable */
3816 +#define PCM990_CTRL_ACPRES     0x0004  /* DC Present */
3817 +#define PCM990_CTRL_ACALARM    0x0008  /* Error Akku */
3818 +
3819 +#define PCM990_CTRL_P2V(x)     ((x) - PCM990_CTRL_PHYS + PCM990_CTRL_BASE)
3820 +#define PCM990_CTRL_V2P(x)     ((x) - PCM990_CTRL_BASE + PCM990_CTRL_PHYS)
3821 +
3822 +#ifndef __ASSEMBLY__
3823 +#  define __PCM990_CTRL_REG(x) \
3824 +               (*((volatile unsigned char *)PCM990_CTRL_P2V(x)))
3825 +#else
3826 +#  define __PCM990_CTRL_REG(x) PCM990_CTRL_P2V(x)
3827 +#endif
3828 +
3829 +#define PCM990_INTMSKENA __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG7)
3830 +#define PCM990_INTSETCLR __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG6)
3831 +#define PCM990_CTRL0   __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG0)
3832 +#define PCM990_CTRL1   __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG1)
3833 +#define PCM990_CTRL2   __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG2)
3834 +#define PCM990_CTRL3   __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG3)
3835 +#define PCM990_CTRL4   __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG4)
3836 +#define PCM990_CTRL5   __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG5)
3837 +#define PCM990_CTRL6   __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG6)
3838 +#define PCM990_CTRL7   __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG7)
3839 +#define PCM990_CTRL8   __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG8)
3840 +#define PCM990_CTRL9   __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG9)
3841 +#define PCM990_CTRL10  __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG10)
3842 +#define PCM990_CTRL11  __PCM990_CTRL_REG(PCM990_CTRL_PHYS + PCM990_CTRL_REG11)
3843 +
3844 +
3845 +/*
3846 + * IDE
3847 + */
3848 +#define PCM990_IDE_IRQ_GPIO    13
3849 +#define PCM990_IDE_IRQ         IRQ_GPIO(PCM990_IDE_IRQ_GPIO)
3850 +#define PCM990_IDE_IRQ_EDGE    IRQT_RISING
3851 +#define PCM990_IDE_PLD_PHYS    0x20000000      /* 16 bit wide */
3852 +#define PCM990_IDE_PLD_BASE    0xee000000
3853 +#define PCM990_IDE_PLD_SIZE    (1*1024*1024)
3854 +
3855 +/* visible CPLD (U6) registers */
3856 +#define PCM990_IDE_PLD_REG0    0x1000  /* OFFSET IDE REGISTER 0 */
3857 +#define PCM990_IDE_PM5V                0x0004  /* R System VCC_5V */
3858 +#define PCM990_IDE_STBY                0x0008  /* R System StandBy */
3859 +
3860 +#define PCM990_IDE_PLD_REG1    0x1002  /* OFFSET IDE REGISTER 1 */
3861 +#define PCM990_IDE_IDEMODE     0x0001  /* R TrueIDE Mode */
3862 +#define PCM990_IDE_DMAENA      0x0004  /* RW DMA Enable */
3863 +#define PCM990_IDE_DMA1_0      0x0008  /* RW 1=DREQ1 0=DREQ0 */
3864 +
3865 +#define PCM990_IDE_PLD_REG2    0x1004  /* OFFSET IDE REGISTER 2 */
3866 +#define PCM990_IDE_RESENA      0x0001  /* RW IDE Reset Bit enable */
3867 +#define PCM990_IDE_RES         0x0002  /* RW IDE Reset Bit */
3868 +#define PCM990_IDE_RDY         0x0008  /* RDY */
3869 +
3870 +#define PCM990_IDE_PLD_REG3    0x1006  /* OFFSET IDE REGISTER 3 */
3871 +#define PCM990_IDE_IDEOE       0x0001  /* RW Latch on Databus */
3872 +#define PCM990_IDE_IDEON       0x0002  /* RW Latch on Control Address */
3873 +#define PCM990_IDE_IDEIN       0x0004  /* RW Latch on Interrupt usw. */
3874 +
3875 +#define PCM990_IDE_PLD_REG4    0x1008  /* OFFSET IDE REGISTER 4 */
3876 +#define PCM990_IDE_PWRENA      0x0001  /* RW IDE Power enable */
3877 +#define PCM990_IDE_5V          0x0002  /* R IDE Power 5V */
3878 +#define PCM990_IDE_PWG         0x0008  /* R IDE Power is on */
3879 +
3880 +#define PCM990_IDE_PLD_P2V(x) ((x) - PCM990_IDE_PLD_PHYS + PCM990_IDE_PLD_BASE)
3881 +#define PCM990_IDE_PLD_V2P(x) ((x) - PCM990_IDE_PLD_BASE + PCM990_IDE_PLD_PHYS)
3882 +
3883 +#ifndef __ASSEMBLY__
3884 +# define  __PCM990_IDE_PLD_REG(x) \
3885 +       (*((volatile unsigned char *)PCM990_IDE_PLD_P2V(x)))
3886 +#else
3887 +# define  __PCM990_IDE_PLD_REG(x)      PCM990_IDE_PLD_P2V(x)
3888 +#endif
3889 +
3890 +#define PCM990_IDE0 \
3891 +       __PCM990_IDE_PLD_REG(PCM990_IDE_PLD_PHYS + PCM990_IDE_PLD_REG0)
3892 +#define PCM990_IDE1 \
3893 +       __PCM990_IDE_PLD_REG(PCM990_IDE_PLD_PHYS + PCM990_IDE_PLD_REG1)
3894 +#define PCM990_IDE2 \
3895 +       __PCM990_IDE_PLD_REG(PCM990_IDE_PLD_PHYS + PCM990_IDE_PLD_REG2)
3896 +#define PCM990_IDE3 \
3897 +       __PCM990_IDE_PLD_REG(PCM990_IDE_PLD_PHYS + PCM990_IDE_PLD_REG3)
3898 +#define PCM990_IDE4 \
3899 +       __PCM990_IDE_PLD_REG(PCM990_IDE_PLD_PHYS + PCM990_IDE_PLD_REG4)
3900 +
3901 +/*
3902 + * Compact Flash
3903 + */
3904 +#define PCM990_CF_IRQ_GPIO     11
3905 +#define PCM990_CF_IRQ          IRQ_GPIO(PCM990_CF_IRQ_GPIO)
3906 +#define PCM990_CF_IRQ_EDGE     IRQT_RISING
3907 +
3908 +#define PCM990_CF_CD_GPIO      12
3909 +#define PCM990_CF_CD           IRQ_GPIO(PCM990_CF_CD_GPIO)
3910 +#define PCM990_CF_CD_EDGE      IRQT_RISING
3911 +
3912 +#define PCM990_CF_PLD_PHYS     0x30000000      /* 16 bit wide */
3913 +#define PCM990_CF_PLD_BASE     0xef000000
3914 +#define PCM990_CF_PLD_SIZE     (1*1024*1024)
3915 +#define PCM990_CF_PLD_P2V(x)   ((x) - PCM990_CF_PLD_PHYS + PCM990_CF_PLD_BASE)
3916 +#define PCM990_CF_PLD_V2P(x)   ((x) - PCM990_CF_PLD_BASE + PCM990_CF_PLD_PHYS)
3917 +
3918 +/* visible CPLD (U6) registers */
3919 +#define PCM990_CF_PLD_REG0     0x1000  /* OFFSET CF REGISTER 0 */
3920 +#define PCM990_CF_REG0_LED     0x0001  /* RW LED on */
3921 +#define PCM990_CF_REG0_BLK     0x0002  /* RW LED flash when access */
3922 +#define PCM990_CF_REG0_PM5V    0x0004  /* R System VCC_5V enable */
3923 +#define PCM990_CF_REG0_STBY    0x0008  /* R System StandBy */
3924 +
3925 +#define PCM990_CF_PLD_REG1     0x1002  /* OFFSET CF REGISTER 1 */
3926 +#define PCM990_CF_REG1_IDEMODE 0x0001  /* RW CF card run as TrueIDE */
3927 +#define PCM990_CF_REG1_CF0     0x0002  /* RW CF card at ADDR 0x28000000 */
3928 +
3929 +#define PCM990_CF_PLD_REG2     0x1004  /* OFFSET CF REGISTER 2 */
3930 +#define PCM990_CF_REG2_RES     0x0002  /* RW CF RESET BIT */
3931 +#define PCM990_CF_REG2_RDYENA  0x0004  /* RW Enable CF_RDY */
3932 +#define PCM990_CF_REG2_RDY     0x0008  /* R CF_RDY auf PWAIT */
3933 +
3934 +#define PCM990_CF_PLD_REG3     0x1006  /* OFFSET CF REGISTER 3 */
3935 +#define PCM990_CF_REG3_CFOE    0x0001  /* RW Latch on Databus */
3936 +#define PCM990_CF_REG3_CFON    0x0002  /* RW Latch on Control Address */
3937 +#define PCM990_CF_REG3_CFIN    0x0004  /* RW Latch on Interrupt usw. */
3938 +#define PCM990_CF_REG3_CFCD    0x0008  /* RW Latch on CD1/2 VS1/2 usw */
3939 +
3940 +#define PCM990_CF_PLD_REG4     0x1008  /* OFFSET CF REGISTER 4 */
3941 +#define PCM990_CF_REG4_PWRENA  0x0001  /* RW CF Power on (CD1/2 = "00") */
3942 +#define PCM990_CF_REG4_5_3V    0x0002  /* RW 1 = 5V CF_VCC 0 = 3 V CF_VCC */
3943 +#define PCM990_CF_REG4_3B      0x0004  /* RW 3.0V Backup from VCC (5_3V=0) */
3944 +#define PCM990_CF_REG4_PWG     0x0008  /* R CF-Power is on */
3945 +
3946 +#define PCM990_CF_PLD_REG5     0x100A  /* OFFSET CF REGISTER 5 */
3947 +#define PCM990_CF_REG5_BVD1    0x0001  /* R CF /BVD1 */
3948 +#define PCM990_CF_REG5_BVD2    0x0002  /* R CF /BVD2 */
3949 +#define PCM990_CF_REG5_VS1     0x0004  /* R CF /VS1 */
3950 +#define PCM990_CF_REG5_VS2     0x0008  /* R CF /VS2 */
3951 +
3952 +#define PCM990_CF_PLD_REG6     0x100C  /* OFFSET CF REGISTER 6 */
3953 +#define PCM990_CF_REG6_CD1     0x0001  /* R CF Card_Detect1 */
3954 +#define PCM990_CF_REG6_CD2     0x0002  /* R CF Card_Detect2 */
3955 +
3956 +#ifndef __ASSEMBLY__
3957 +#  define  __PCM990_CF_PLD_REG(x) \
3958 +       (*((volatile unsigned char *)PCM990_CF_PLD_P2V(x)))
3959 +#else
3960 +#  define  __PCM990_CF_PLD_REG(x)      PCM990_CF_PLD_P2V(x)
3961 +#endif
3962 +
3963 +#define PCM990_CF0 __PCM990_CF_PLD_REG(PCM990_CF_PLD_PHYS + PCM990_CF_PLD_REG0)
3964 +#define PCM990_CF1 __PCM990_CF_PLD_REG(PCM990_CF_PLD_PHYS + PCM990_CF_PLD_REG1)
3965 +#define PCM990_CF2 __PCM990_CF_PLD_REG(PCM990_CF_PLD_PHYS + PCM990_CF_PLD_REG2)
3966 +#define PCM990_CF3 __PCM990_CF_PLD_REG(PCM990_CF_PLD_PHYS + PCM990_CF_PLD_REG3)
3967 +#define PCM990_CF4 __PCM990_CF_PLD_REG(PCM990_CF_PLD_PHYS + PCM990_CF_PLD_REG4)
3968 +#define PCM990_CF5 __PCM990_CF_PLD_REG(PCM990_CF_PLD_PHYS + PCM990_CF_PLD_REG5)
3969 +#define PCM990_CF6 __PCM990_CF_PLD_REG(PCM990_CF_PLD_PHYS + PCM990_CF_PLD_REG6)
3970 +
3971 +/*
3972 + * Wolfson AC97 Touch
3973 + */
3974 +#define PCM990_AC97_IRQ_GPIO   10
3975 +#define PCM990_AC97_IRQ                IRQ_GPIO(PCM990_AC97_IRQ_GPIO)
3976 +#define PCM990_AC97_IRQ_EDGE   IRQT_RISING
3977 +
3978 +/*
3979 + * MMC phyCORE
3980 + */
3981 +#define PCM990_MMC0_IRQ_GPIO   9
3982 +#define PCM990_MMC0_IRQ                IRQ_GPIO(PCM990_MMC0_IRQ_GPIO)
3983 +#define PCM990_MMC0_IRQ_EDGE   IRQT_FALLING
3984 +
3985 +/*
3986 + * USB phyCore
3987 + */
3988 +#define PCM990_USB_OVERCURRENT (88 | GPIO_ALT_FN_1_IN)
3989 +#define PCM990_USB_PWR_EN (89 | GPIO_ALT_FN_2_OUT)
3990 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/pm.h linux-2.6.25-rc4/include/asm-arm/arch/pm.h
3991 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/pm.h     1970-01-01 01:00:00.000000000 +0100
3992 +++ linux-2.6.25-rc4/include/asm-arm/arch/pm.h  2008-02-26 01:20:20.000000000 +0100
3993 @@ -0,0 +1,27 @@
3994 +/*
3995 + * Copyright (c) 2005 Richard Purdie
3996 + *
3997 + * This program is free software; you can redistribute it and/or modify
3998 + * it under the terms of the GNU General Public License version 2 as
3999 + * published by the Free Software Foundation.
4000 + *
4001 + */
4002 +
4003 +#include <linux/suspend.h>
4004 +
4005 +struct pxa_cpu_pm_fns {
4006 +       int     save_size;
4007 +       void    (*save)(unsigned long *);
4008 +       void    (*restore)(unsigned long *);
4009 +       int     (*valid)(suspend_state_t state);
4010 +       void    (*enter)(suspend_state_t state);
4011 +};
4012 +
4013 +extern struct pxa_cpu_pm_fns *pxa_cpu_pm_fns;
4014 +
4015 +/* sleep.S */
4016 +extern void pxa25x_cpu_suspend(unsigned int);
4017 +extern void pxa27x_cpu_suspend(unsigned int);
4018 +extern void pxa_cpu_resume(void);
4019 +
4020 +extern int pxa_pm_enter(suspend_state_t state);
4021 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/poodle.h linux-2.6.25-rc4/include/asm-arm/arch/poodle.h
4022 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/poodle.h 1970-01-01 01:00:00.000000000 +0100
4023 +++ linux-2.6.25-rc4/include/asm-arm/arch/poodle.h      2008-02-26 01:20:20.000000000 +0100
4024 @@ -0,0 +1,75 @@
4025 +/*
4026 + * linux/include/asm-arm/arch-pxa/poodle.h
4027 + *
4028 + * May be copied or modified under the terms of the GNU General Public
4029 + * License.  See linux/COPYING for more information.
4030 + *
4031 + * Based on:
4032 + *   linux/include/asm-arm/arch-sa1100/collie.h
4033 + *
4034 + * ChangeLog:
4035 + *   04-06-2001 Lineo Japan, Inc.
4036 + *   04-16-2001 SHARP Corporation
4037 + *   Update to 2.6 John Lenz
4038 + */
4039 +#ifndef __ASM_ARCH_POODLE_H
4040 +#define __ASM_ARCH_POODLE_H  1
4041 +
4042 +/*
4043 + * GPIOs
4044 + */
4045 +/* PXA GPIOs */
4046 +#define POODLE_GPIO_ON_KEY             (0)
4047 +#define POODLE_GPIO_AC_IN              (1)
4048 +#define POODLE_GPIO_CO                 16
4049 +#define POODLE_GPIO_TP_INT             (5)
4050 +#define POODLE_GPIO_WAKEUP             (11)    /* change battery */
4051 +#define POODLE_GPIO_GA_INT             (10)
4052 +#define POODLE_GPIO_IR_ON              (22)
4053 +#define POODLE_GPIO_HP_IN              (4)
4054 +#define POODLE_GPIO_CF_IRQ             (17)
4055 +#define POODLE_GPIO_CF_CD              (14)
4056 +#define POODLE_GPIO_CF_STSCHG          (14)
4057 +#define POODLE_GPIO_SD_PWR             (33)
4058 +#define POODLE_GPIO_SD_PWR1            (3)
4059 +#define POODLE_GPIO_nSD_CLK            (6)
4060 +#define POODLE_GPIO_nSD_WP             (7)
4061 +#define POODLE_GPIO_nSD_INT            (8)
4062 +#define POODLE_GPIO_nSD_DETECT         (9)
4063 +#define POODLE_GPIO_MAIN_BAT_LOW       (13)
4064 +#define POODLE_GPIO_BAT_COVER          (13)
4065 +#define POODLE_GPIO_USB_PULLUP         (20)
4066 +#define POODLE_GPIO_ADC_TEMP_ON                (21)
4067 +#define POODLE_GPIO_BYPASS_ON          (36)
4068 +#define POODLE_GPIO_CHRG_ON            (38)
4069 +#define POODLE_GPIO_CHRG_FULL          (16)
4070 +#define POODLE_GPIO_DISCHARGE_ON        (42) /* Enable battery discharge */
4071 +
4072 +/* PXA GPIOs */
4073 +#define POODLE_IRQ_GPIO_ON_KEY         IRQ_GPIO(0)
4074 +#define POODLE_IRQ_GPIO_AC_IN          IRQ_GPIO(1)
4075 +#define POODLE_IRQ_GPIO_HP_IN          IRQ_GPIO(4)
4076 +#define POODLE_IRQ_GPIO_CO             IRQ_GPIO(16)
4077 +#define POODLE_IRQ_GPIO_TP_INT         IRQ_GPIO(5)
4078 +#define POODLE_IRQ_GPIO_WAKEUP         IRQ_GPIO(11)
4079 +#define POODLE_IRQ_GPIO_GA_INT         IRQ_GPIO(10)
4080 +#define POODLE_IRQ_GPIO_CF_IRQ         IRQ_GPIO(17)
4081 +#define POODLE_IRQ_GPIO_CF_CD          IRQ_GPIO(14)
4082 +#define POODLE_IRQ_GPIO_nSD_INT                IRQ_GPIO(8)
4083 +#define POODLE_IRQ_GPIO_nSD_DETECT     IRQ_GPIO(9)
4084 +#define POODLE_IRQ_GPIO_MAIN_BAT_LOW   IRQ_GPIO(13)
4085 +
4086 +/* SCOOP GPIOs */
4087 +#define POODLE_SCOOP_CHARGE_ON SCOOP_GPCR_PA11
4088 +#define POODLE_SCOOP_CP401     SCOOP_GPCR_PA13
4089 +#define POODLE_SCOOP_VPEN      SCOOP_GPCR_PA18
4090 +#define POODLE_SCOOP_L_PCLK    SCOOP_GPCR_PA20
4091 +#define POODLE_SCOOP_L_LCLK    SCOOP_GPCR_PA21
4092 +#define POODLE_SCOOP_HS_OUT    SCOOP_GPCR_PA22
4093 +
4094 +#define POODLE_SCOOP_IO_DIR    ( POODLE_SCOOP_VPEN | POODLE_SCOOP_HS_OUT )
4095 +#define POODLE_SCOOP_IO_OUT    ( 0 )
4096 +
4097 +extern struct platform_device poodle_locomo_device;
4098 +
4099 +#endif /* __ASM_ARCH_POODLE_H  */
4100 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/pxa27x_keypad.h linux-2.6.25-rc4/include/asm-arm/arch/pxa27x_keypad.h
4101 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/pxa27x_keypad.h  1970-01-01 01:00:00.000000000 +0100
4102 +++ linux-2.6.25-rc4/include/asm-arm/arch/pxa27x_keypad.h       2008-03-08 16:22:35.000000000 +0100
4103 @@ -0,0 +1,58 @@
4104 +#ifndef __ASM_ARCH_PXA27x_KEYPAD_H
4105 +#define __ASM_ARCH_PXA27x_KEYPAD_H
4106 +
4107 +#include <linux/input.h>
4108 +
4109 +#define MAX_MATRIX_KEY_ROWS    (8)
4110 +#define MAX_MATRIX_KEY_COLS    (8)
4111 +
4112 +/* pxa3xx keypad platform specific parameters
4113 + *
4114 + * NOTE:
4115 + * 1. direct_key_num indicates the number of keys in the direct keypad
4116 + *    _plus_ the number of rotary-encoder sensor inputs,  this can be
4117 + *    left as 0 if only rotary encoders are enabled,  the driver will
4118 + *    automatically calculate this
4119 + *
4120 + * 2. direct_key_map is the key code map for the direct keys, if rotary
4121 + *    encoder(s) are enabled, direct key 0/1(2/3) will be ignored
4122 + *
4123 + * 3. rotary can be either interpreted as a relative input event (e.g.
4124 + *    REL_WHEEL/REL_HWHEEL) or specific keys (e.g. UP/DOWN/LEFT/RIGHT)
4125 + *
4126 + * 4. matrix key and direct key will use the same debounce_interval by
4127 + *    default, which should be sufficient in most cases
4128 + */
4129 +struct pxa27x_keypad_platform_data {
4130 +
4131 +       /* code map for the matrix keys */
4132 +       unsigned int    matrix_key_rows;
4133 +       unsigned int    matrix_key_cols;
4134 +       unsigned int    *matrix_key_map;
4135 +       int             matrix_key_map_size;
4136 +
4137 +       /* direct keys */
4138 +       int             direct_key_num;
4139 +       unsigned int    direct_key_map[8];
4140 +
4141 +       /* rotary encoders 0 */
4142 +       int             enable_rotary0;
4143 +       int             rotary0_rel_code;
4144 +       int             rotary0_up_key;
4145 +       int             rotary0_down_key;
4146 +
4147 +       /* rotary encoders 1 */
4148 +       int             enable_rotary1;
4149 +       int             rotary1_rel_code;
4150 +       int             rotary1_up_key;
4151 +       int             rotary1_down_key;
4152 +
4153 +       /* key debounce interval */
4154 +       unsigned int    debounce_interval;
4155 +};
4156 +
4157 +#define KEY(row, col, val)     (((row) << 28) | ((col) << 24) | (val))
4158 +
4159 +extern void pxa_set_keypad_info(struct pxa27x_keypad_platform_data *info);
4160 +
4161 +#endif /* __ASM_ARCH_PXA27x_KEYPAD_H */
4162 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/pxa2xx-regs.h linux-2.6.25-rc4/include/asm-arm/arch/pxa2xx-regs.h
4163 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/pxa2xx-regs.h    1970-01-01 01:00:00.000000000 +0100
4164 +++ linux-2.6.25-rc4/include/asm-arm/arch/pxa2xx-regs.h 2008-03-08 16:11:19.000000000 +0100
4165 @@ -0,0 +1,84 @@
4166 +/*
4167 + *  linux/include/asm-arm/arch-pxa/pxa2xx-regs.h
4168 + *
4169 + *  Taken from pxa-regs.h by Russell King
4170 + *
4171 + *  Author:    Nicolas Pitre
4172 + *  Copyright: MontaVista Software Inc.
4173 + *
4174 + * This program is free software; you can redistribute it and/or modify
4175 + * it under the terms of the GNU General Public License version 2 as
4176 + * published by the Free Software Foundation.
4177 + */
4178 +
4179 +#ifndef __PXA2XX_REGS_H
4180 +#define __PXA2XX_REGS_H
4181 +
4182 +/*
4183 + * Memory controller
4184 + */
4185 +
4186 +#define MDCNFG         __REG(0x48000000)  /* SDRAM Configuration Register 0 */
4187 +#define MDREFR         __REG(0x48000004)  /* SDRAM Refresh Control Register */
4188 +#define MSC0           __REG(0x48000008)  /* Static Memory Control Register 0 */
4189 +#define MSC1           __REG(0x4800000C)  /* Static Memory Control Register 1 */
4190 +#define MSC2           __REG(0x48000010)  /* Static Memory Control Register 2 */
4191 +#define MECR           __REG(0x48000014)  /* Expansion Memory (PCMCIA/Compact Flash) Bus Configuration */
4192 +#define SXLCR          __REG(0x48000018)  /* LCR value to be written to SDRAM-Timing Synchronous Flash */
4193 +#define SXCNFG         __REG(0x4800001C)  /* Synchronous Static Memory Control Register */
4194 +#define SXMRS          __REG(0x48000024)  /* MRS value to be written to Synchronous Flash or SMROM */
4195 +#define MCMEM0         __REG(0x48000028)  /* Card interface Common Memory Space Socket 0 Timing */
4196 +#define MCMEM1         __REG(0x4800002C)  /* Card interface Common Memory Space Socket 1 Timing */
4197 +#define MCATT0         __REG(0x48000030)  /* Card interface Attribute Space Socket 0 Timing Configuration */
4198 +#define MCATT1         __REG(0x48000034)  /* Card interface Attribute Space Socket 1 Timing Configuration */
4199 +#define MCIO0          __REG(0x48000038)  /* Card interface I/O Space Socket 0 Timing Configuration */
4200 +#define MCIO1          __REG(0x4800003C)  /* Card interface I/O Space Socket 1 Timing Configuration */
4201 +#define MDMRS          __REG(0x48000040)  /* MRS value to be written to SDRAM */
4202 +#define BOOT_DEF       __REG(0x48000044)  /* Read-Only Boot-Time Register. Contains BOOT_SEL and PKG_SEL */
4203 +
4204 +/*
4205 + * More handy macros for PCMCIA
4206 + *
4207 + * Arg is socket number
4208 + */
4209 +#define MCMEM(s)       __REG2(0x48000028, (s)<<2 )  /* Card interface Common Memory Space Socket s Timing */
4210 +#define MCATT(s)       __REG2(0x48000030, (s)<<2 )  /* Card interface Attribute Space Socket s Timing Configuration */
4211 +#define MCIO(s)                __REG2(0x48000038, (s)<<2 )  /* Card interface I/O Space Socket s Timing Configuration */
4212 +
4213 +/* MECR register defines */
4214 +#define MECR_NOS       (1 << 0)        /* Number Of Sockets: 0 -> 1 sock, 1 -> 2 sock */
4215 +#define MECR_CIT       (1 << 1)        /* Card Is There: 0 -> no card, 1 -> card inserted */
4216 +
4217 +#define MDREFR_K0DB4   (1 << 29)       /* SDCLK0 Divide by 4 Control/Status */
4218 +#define MDREFR_K2FREE  (1 << 25)       /* SDRAM Free-Running Control */
4219 +#define MDREFR_K1FREE  (1 << 24)       /* SDRAM Free-Running Control */
4220 +#define MDREFR_K0FREE  (1 << 23)       /* SDRAM Free-Running Control */
4221 +#define MDREFR_SLFRSH  (1 << 22)       /* SDRAM Self-Refresh Control/Status */
4222 +#define MDREFR_APD     (1 << 20)       /* SDRAM/SSRAM Auto-Power-Down Enable */
4223 +#define MDREFR_K2DB2   (1 << 19)       /* SDCLK2 Divide by 2 Control/Status */
4224 +#define MDREFR_K2RUN   (1 << 18)       /* SDCLK2 Run Control/Status */
4225 +#define MDREFR_K1DB2   (1 << 17)       /* SDCLK1 Divide by 2 Control/Status */
4226 +#define MDREFR_K1RUN   (1 << 16)       /* SDCLK1 Run Control/Status */
4227 +#define MDREFR_E1PIN   (1 << 15)       /* SDCKE1 Level Control/Status */
4228 +#define MDREFR_K0DB2   (1 << 14)       /* SDCLK0 Divide by 2 Control/Status */
4229 +#define MDREFR_K0RUN   (1 << 13)       /* SDCLK0 Run Control/Status */
4230 +#define MDREFR_E0PIN   (1 << 12)       /* SDCKE0 Level Control/Status */
4231 +
4232 +
4233 +#ifdef CONFIG_PXA27x
4234 +
4235 +#define ARB_CNTRL      __REG(0x48000048)  /* Arbiter Control Register */
4236 +
4237 +#define ARB_DMA_SLV_PARK       (1<<31)    /* Be parked with DMA slave when idle */
4238 +#define ARB_CI_PARK            (1<<30)    /* Be parked with Camera Interface when idle */
4239 +#define ARB_EX_MEM_PARK        (1<<29)    /* Be parked with external MEMC when idle */
4240 +#define ARB_INT_MEM_PARK       (1<<28)    /* Be parked with internal MEMC when idle */
4241 +#define ARB_USB_PARK           (1<<27)    /* Be parked with USB when idle */
4242 +#define ARB_LCD_PARK           (1<<26)    /* Be parked with LCD when idle */
4243 +#define ARB_DMA_PARK           (1<<25)    /* Be parked with DMA when idle */
4244 +#define ARB_CORE_PARK          (1<<24)    /* Be parked with core when idle */
4245 +#define ARB_LOCK_FLAG          (1<<23)    /* Only Locking masters gain access to the bus */
4246 +
4247 +#endif
4248 +
4249 +#endif
4250 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/pxa2xx_spi.h linux-2.6.25-rc4/include/asm-arm/arch/pxa2xx_spi.h
4251 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/pxa2xx_spi.h     1970-01-01 01:00:00.000000000 +0100
4252 +++ linux-2.6.25-rc4/include/asm-arm/arch/pxa2xx_spi.h  2008-03-08 16:11:19.000000000 +0100
4253 @@ -0,0 +1,44 @@
4254 +/*
4255 + * Copyright (C) 2005 Stephen Street / StreetFire Sound Labs
4256 + *
4257 + * This program is free software; you can redistribute it and/or modify
4258 + * it under the terms of the GNU General Public License as published by
4259 + * the Free Software Foundation; either version 2 of the License, or
4260 + * (at your option) any later version.
4261 + *
4262 + * This program is distributed in the hope that it will be useful,
4263 + * but WITHOUT ANY WARRANTY; without even the implied warranty of
4264 + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
4265 + * GNU General Public License for more details.
4266 + *
4267 + * You should have received a copy of the GNU General Public License
4268 + * along with this program; if not, write to the Free Software
4269 + * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
4270 + */
4271 +
4272 +#ifndef PXA2XX_SPI_H_
4273 +#define PXA2XX_SPI_H_
4274 +
4275 +#define PXA2XX_CS_ASSERT (0x01)
4276 +#define PXA2XX_CS_DEASSERT (0x02)
4277 +
4278 +/* device.platform_data for SSP controller devices */
4279 +struct pxa2xx_spi_master {
4280 +       u32 clock_enable;
4281 +       u16 num_chipselect;
4282 +       u8 enable_dma;
4283 +};
4284 +
4285 +/* spi_board_info.controller_data for SPI slave devices,
4286 + * copied to spi_device.platform_data ... mostly for dma tuning
4287 + */
4288 +struct pxa2xx_spi_chip {
4289 +       u8 tx_threshold;
4290 +       u8 rx_threshold;
4291 +       u8 dma_burst_size;
4292 +       u32 timeout;
4293 +       u8 enable_loopback;
4294 +       void (*cs_control)(u32 command);
4295 +};
4296 +
4297 +#endif /*PXA2XX_SPI_H_*/
4298 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/pxa3xx-regs.h linux-2.6.25-rc4/include/asm-arm/arch/pxa3xx-regs.h
4299 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/pxa3xx-regs.h    1970-01-01 01:00:00.000000000 +0100
4300 +++ linux-2.6.25-rc4/include/asm-arm/arch/pxa3xx-regs.h 2008-03-08 16:11:19.000000000 +0100
4301 @@ -0,0 +1,174 @@
4302 +/*
4303 + * linux/include/asm-arm/arch-pxa/pxa3xx-regs.h
4304 + *
4305 + * PXA3xx specific register definitions
4306 + *
4307 + * Copyright (C) 2007 Marvell International Ltd.
4308 + *
4309 + * This program is free software; you can redistribute it and/or modify
4310 + * it under the terms of the GNU General Public License version 2 as
4311 + * published by the Free Software Foundation.
4312 + */
4313 +
4314 +#ifndef __ASM_ARCH_PXA3XX_REGS_H
4315 +#define __ASM_ARCH_PXA3XX_REGS_H
4316 +/*
4317 + * Service Power Management Unit (MPMU)
4318 + */
4319 +#define PMCR           __REG(0x40F50000)       /* Power Manager Control Register */
4320 +#define PSR            __REG(0x40F50004)       /* Power Manager S2 Status Register */
4321 +#define PSPR           __REG(0x40F50008)       /* Power Manager Scratch Pad Register */
4322 +#define PCFR           __REG(0x40F5000C)       /* Power Manager General Configuration Register */
4323 +#define PWER           __REG(0x40F50010)       /* Power Manager Wake-up Enable Register */
4324 +#define PWSR           __REG(0x40F50014)       /* Power Manager Wake-up Status Register */
4325 +#define PECR           __REG(0x40F50018)       /* Power Manager EXT_WAKEUP[1:0] Control Register */
4326 +#define DCDCSR         __REG(0x40F50080)       /* DC-DC Controller Status Register */
4327 +#define PVCR           __REG(0x40F50100)       /* Power Manager Voltage Change Control Register */
4328 +#define PCMD(x)                __REG(0x40F50110 + ((x) << 2))
4329 +
4330 +/*
4331 + * Slave Power Managment Unit
4332 + */
4333 +#define ASCR           __REG(0x40f40000)       /* Application Subsystem Power Status/Configuration */
4334 +#define ARSR           __REG(0x40f40004)       /* Application Subsystem Reset Status */
4335 +#define AD3ER          __REG(0x40f40008)       /* Application Subsystem Wake-Up from D3 Enable */
4336 +#define AD3SR          __REG(0x40f4000c)       /* Application Subsystem Wake-Up from D3 Status */
4337 +#define AD2D0ER                __REG(0x40f40010)       /* Application Subsystem Wake-Up from D2 to D0 Enable */
4338 +#define AD2D0SR                __REG(0x40f40014)       /* Application Subsystem Wake-Up from D2 to D0 Status */
4339 +#define AD2D1ER                __REG(0x40f40018)       /* Application Subsystem Wake-Up from D2 to D1 Enable */
4340 +#define AD2D1SR                __REG(0x40f4001c)       /* Application Subsystem Wake-Up from D2 to D1 Status */
4341 +#define AD1D0ER                __REG(0x40f40020)       /* Application Subsystem Wake-Up from D1 to D0 Enable */
4342 +#define AD1D0SR                __REG(0x40f40024)       /* Application Subsystem Wake-Up from D1 to D0 Status */
4343 +#define AGENP          __REG(0x40f4002c)       /* Application Subsystem General Purpose */
4344 +#define AD3R           __REG(0x40f40030)       /* Application Subsystem D3 Configuration */
4345 +#define AD2R           __REG(0x40f40034)       /* Application Subsystem D2 Configuration */
4346 +#define AD1R           __REG(0x40f40038)       /* Application Subsystem D1 Configuration */
4347 +
4348 +/*
4349 + * Application Subsystem Configuration bits.
4350 + */
4351 +#define ASCR_RDH               (1 << 31)
4352 +#define ASCR_D1S               (1 << 2)
4353 +#define ASCR_D2S               (1 << 1)
4354 +#define ASCR_D3S               (1 << 0)
4355 +
4356 +/*
4357 + * Application Reset Status bits.
4358 + */
4359 +#define ARSR_GPR               (1 << 3)
4360 +#define ARSR_LPMR              (1 << 2)
4361 +#define ARSR_WDT               (1 << 1)
4362 +#define ARSR_HWR               (1 << 0)
4363 +
4364 +/*
4365 + * Application Subsystem Wake-Up bits.
4366 + */
4367 +#define ADXER_WRTC             (1 << 31)       /* RTC */
4368 +#define ADXER_WOST             (1 << 30)       /* OS Timer */
4369 +#define ADXER_WTSI             (1 << 29)       /* Touchscreen */
4370 +#define ADXER_WUSBH            (1 << 28)       /* USB host */
4371 +#define ADXER_WUSB2            (1 << 26)       /* USB client 2.0 */
4372 +#define ADXER_WMSL0            (1 << 24)       /* MSL port 0*/
4373 +#define ADXER_WDMUX3           (1 << 23)       /* USB EDMUX3 */
4374 +#define ADXER_WDMUX2           (1 << 22)       /* USB EDMUX2 */
4375 +#define ADXER_WKP              (1 << 21)       /* Keypad */
4376 +#define ADXER_WUSIM1           (1 << 20)       /* USIM Port 1 */
4377 +#define ADXER_WUSIM0           (1 << 19)       /* USIM Port 0 */
4378 +#define ADXER_WOTG             (1 << 16)       /* USBOTG input */
4379 +#define ADXER_MFP_WFLASH       (1 << 15)       /* MFP: Data flash busy */
4380 +#define ADXER_MFP_GEN12                (1 << 14)       /* MFP: MMC3/GPIO/OST inputs */
4381 +#define ADXER_MFP_WMMC2                (1 << 13)       /* MFP: MMC2 */
4382 +#define ADXER_MFP_WMMC1                (1 << 12)       /* MFP: MMC1 */
4383 +#define ADXER_MFP_WI2C         (1 << 11)       /* MFP: I2C */
4384 +#define ADXER_MFP_WSSP4                (1 << 10)       /* MFP: SSP4 */
4385 +#define ADXER_MFP_WSSP3                (1 << 9)        /* MFP: SSP3 */
4386 +#define ADXER_MFP_WMAXTRIX     (1 << 8)        /* MFP: matrix keypad */
4387 +#define ADXER_MFP_WUART3       (1 << 7)        /* MFP: UART3 */
4388 +#define ADXER_MFP_WUART2       (1 << 6)        /* MFP: UART2 */
4389 +#define ADXER_MFP_WUART1       (1 << 5)        /* MFP: UART1 */
4390 +#define ADXER_MFP_WSSP2                (1 << 4)        /* MFP: SSP2 */
4391 +#define ADXER_MFP_WSSP1                (1 << 3)        /* MFP: SSP1 */
4392 +#define ADXER_MFP_WAC97                (1 << 2)        /* MFP: AC97 */
4393 +#define ADXER_WEXTWAKE1                (1 << 1)        /* External Wake 1 */
4394 +#define ADXER_WEXTWAKE0                (1 << 0)        /* External Wake 0 */
4395 +
4396 +/*
4397 + * AD3R/AD2R/AD1R bits.  R2-R5 are only defined for PXA320.
4398 + */
4399 +#define ADXR_L2                        (1 << 8)
4400 +#define ADXR_R5                        (1 << 5)
4401 +#define ADXR_R4                        (1 << 4)
4402 +#define ADXR_R3                        (1 << 3)
4403 +#define ADXR_R2                        (1 << 2)
4404 +#define ADXR_R1                        (1 << 1)
4405 +#define ADXR_R0                        (1 << 0)
4406 +
4407 +/*
4408 + * Values for PWRMODE CP15 register
4409 + */
4410 +#define PXA3xx_PM_S3D4C4       0x07    /* aka deep sleep */
4411 +#define PXA3xx_PM_S2D3C4       0x06    /* aka sleep */
4412 +#define PXA3xx_PM_S0D2C2       0x03    /* aka standby */
4413 +#define PXA3xx_PM_S0D1C2       0x02    /* aka LCD refresh */
4414 +#define PXA3xx_PM_S0D0C1       0x01
4415 +
4416 +/*
4417 + * Application Subsystem Clock
4418 + */
4419 +#define ACCR           __REG(0x41340000)       /* Application Subsystem Clock Configuration Register */
4420 +#define ACSR           __REG(0x41340004)       /* Application Subsystem Clock Status Register */
4421 +#define AICSR          __REG(0x41340008)       /* Application Subsystem Interrupt Control/Status Register */
4422 +#define CKENA          __REG(0x4134000C)       /* A Clock Enable Register */
4423 +#define CKENB          __REG(0x41340010)       /* B Clock Enable Register */
4424 +#define AC97_DIV       __REG(0x41340014)       /* AC97 clock divisor value register */
4425 +
4426 +/*
4427 + * Clock Enable Bit
4428 + */
4429 +#define CKEN_LCD       1       /* < LCD Clock Enable */
4430 +#define CKEN_USBH      2       /* < USB host clock enable */
4431 +#define CKEN_CAMERA    3       /* < Camera interface clock enable */
4432 +#define CKEN_NAND      4       /* < NAND Flash Controller Clock Enable */
4433 +#define CKEN_USB2      6       /* < USB 2.0 client clock enable. */
4434 +#define CKEN_DMC       8       /* < Dynamic Memory Controller clock enable */
4435 +#define CKEN_SMC       9       /* < Static Memory Controller clock enable */
4436 +#define CKEN_ISC       10      /* < Internal SRAM Controller clock enable */
4437 +#define CKEN_BOOT      11      /* < Boot rom clock enable */
4438 +#define CKEN_MMC1      12      /* < MMC1 Clock enable */
4439 +#define CKEN_MMC2      13      /* < MMC2 clock enable */
4440 +#define CKEN_KEYPAD    14      /* < Keypand Controller Clock Enable */
4441 +#define CKEN_CIR       15      /* < Consumer IR Clock Enable */
4442 +#define CKEN_USIM0     17      /* < USIM[0] Clock Enable */
4443 +#define CKEN_USIM1     18      /* < USIM[1] Clock Enable */
4444 +#define CKEN_TPM       19      /* < TPM clock enable */
4445 +#define CKEN_UDC       20      /* < UDC clock enable */
4446 +#define CKEN_BTUART    21      /* < BTUART clock enable */
4447 +#define CKEN_FFUART    22      /* < FFUART clock enable */
4448 +#define CKEN_STUART    23      /* < STUART clock enable */
4449 +#define CKEN_AC97      24      /* < AC97 clock enable */
4450 +#define CKEN_TOUCH     25      /* < Touch screen Interface Clock Enable */
4451 +#define CKEN_SSP1      26      /* < SSP1 clock enable */
4452 +#define CKEN_SSP2      27      /* < SSP2 clock enable */
4453 +#define CKEN_SSP3      28      /* < SSP3 clock enable */
4454 +#define CKEN_SSP4      29      /* < SSP4 clock enable */
4455 +#define CKEN_MSL0      30      /* < MSL0 clock enable */
4456 +#define CKEN_PWM0      32      /* < PWM[0] clock enable */
4457 +#define CKEN_PWM1      33      /* < PWM[1] clock enable */
4458 +#define CKEN_I2C       36      /* < I2C clock enable */
4459 +#define CKEN_INTC      38      /* < Interrupt controller clock enable */
4460 +#define CKEN_GPIO      39      /* < GPIO clock enable */
4461 +#define CKEN_1WIRE     40      /* < 1-wire clock enable */
4462 +#define CKEN_HSIO2     41      /* < HSIO2 clock enable */
4463 +#define CKEN_MINI_IM   48      /* < Mini-IM */
4464 +#define CKEN_MINI_LCD  49      /* < Mini LCD */
4465 +
4466 +#if defined(CONFIG_CPU_PXA310)
4467 +#define CKEN_MMC3      5       /* < MMC3 Clock Enable */
4468 +#define CKEN_MVED      43      /* < MVED clock enable */
4469 +#endif
4470 +
4471 +/* Note: GCU clock enable bit differs on PXA300/PXA310 and PXA320 */
4472 +#define PXA300_CKEN_GRAPHICS   42      /* Graphics controller clock enable */
4473 +#define PXA320_CKEN_GRAPHICS   7       /* Graphics controller clock enable */
4474 +
4475 +#endif /* __ASM_ARCH_PXA3XX_REGS_H */
4476 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/pxafb.h linux-2.6.25-rc4/include/asm-arm/arch/pxafb.h
4477 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/pxafb.h  1970-01-01 01:00:00.000000000 +0100
4478 +++ linux-2.6.25-rc4/include/asm-arm/arch/pxafb.h       2008-02-26 01:20:20.000000000 +0100
4479 @@ -0,0 +1,85 @@
4480 +/*
4481 + *  linux/include/asm-arm/arch-pxa/pxafb.h
4482 + *
4483 + *  Support for the xscale frame buffer.
4484 + *
4485 + *  Author:     Jean-Frederic Clere
4486 + *  Created:    Sep 22, 2003
4487 + *  Copyright:  jfclere@sinix.net
4488 + *
4489 + *  This program is free software; you can redistribute it and/or modify
4490 + *  it under the terms of the GNU General Public License version 2 as
4491 + *  published by the Free Software Foundation.
4492 + */
4493 +
4494 +#include <linux/fb.h>
4495 +
4496 +/*
4497 + * This structure describes the machine which we are running on.
4498 + * It is set in linux/arch/arm/mach-pxa/machine_name.c and used in the probe routine
4499 + * of linux/drivers/video/pxafb.c
4500 + */
4501 +struct pxafb_mode_info {
4502 +       u_long          pixclock;
4503 +
4504 +       u_short         xres;
4505 +       u_short         yres;
4506 +
4507 +       u_char          bpp;
4508 +       u_char          hsync_len;
4509 +       u_char          left_margin;
4510 +       u_char          right_margin;
4511 +
4512 +       u_char          vsync_len;
4513 +       u_char          upper_margin;
4514 +       u_char          lower_margin;
4515 +       u_char          sync;
4516 +
4517 +       u_int           cmap_greyscale:1,
4518 +                       unused:31;
4519 +};
4520 +
4521 +struct pxafb_mach_info {
4522 +       struct pxafb_mode_info *modes;
4523 +       unsigned int num_modes;
4524 +
4525 +       u_int           fixed_modes:1,
4526 +                       cmap_inverse:1,
4527 +                       cmap_static:1,
4528 +                       unused:29;
4529 +
4530 +       /* The following should be defined in LCCR0
4531 +        *      LCCR0_Act or LCCR0_Pas          Active or Passive
4532 +        *      LCCR0_Sngl or LCCR0_Dual        Single/Dual panel
4533 +        *      LCCR0_Mono or LCCR0_Color       Mono/Color
4534 +        *      LCCR0_4PixMono or LCCR0_8PixMono (in mono single mode)
4535 +        *      LCCR0_DMADel(Tcpu) (optional)   DMA request delay
4536 +        *
4537 +        * The following should not be defined in LCCR0:
4538 +        *      LCCR0_OUM, LCCR0_BM, LCCR0_QDM, LCCR0_DIS, LCCR0_EFM
4539 +        *      LCCR0_IUM, LCCR0_SFM, LCCR0_LDM, LCCR0_ENB
4540 +        */
4541 +       u_int           lccr0;
4542 +       /* The following should be defined in LCCR3
4543 +        *      LCCR3_OutEnH or LCCR3_OutEnL    Output enable polarity
4544 +        *      LCCR3_PixRsEdg or LCCR3_PixFlEdg Pixel clock edge type
4545 +        *      LCCR3_Acb(X)                    AB Bias pin frequency
4546 +        *      LCCR3_DPC (optional)            Double Pixel Clock mode (untested)
4547 +        *
4548 +        * The following should not be defined in LCCR3
4549 +        *      LCCR3_HSP, LCCR3_VSP, LCCR0_Pcd(x), LCCR3_Bpp
4550 +        */
4551 +       u_int           lccr3;
4552 +       /* The following should be defined in LCCR4
4553 +        *      LCCR4_PAL_FOR_0 or LCCR4_PAL_FOR_1 or LCCR4_PAL_FOR_2
4554 +        *
4555 +        * All other bits in LCCR4 should be left alone.
4556 +        */
4557 +       u_int           lccr4;
4558 +       void (*pxafb_backlight_power)(int);
4559 +       void (*pxafb_lcd_power)(int, struct fb_var_screeninfo *);
4560 +
4561 +};
4562 +void set_pxa_fb_info(struct pxafb_mach_info *hard_pxa_fb_info);
4563 +void set_pxa_fb_parent(struct device *parent_dev);
4564 +unsigned long pxafb_get_hsync_time(struct device *dev);
4565 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/pxa-regs.h linux-2.6.25-rc4/include/asm-arm/arch/pxa-regs.h
4566 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/pxa-regs.h       1970-01-01 01:00:00.000000000 +0100
4567 +++ linux-2.6.25-rc4/include/asm-arm/arch/pxa-regs.h    2008-03-08 16:11:19.000000000 +0100
4568 @@ -0,0 +1,2150 @@
4569 +/*
4570 + *  linux/include/asm-arm/arch-pxa/pxa-regs.h
4571 + *
4572 + *  Author:    Nicolas Pitre
4573 + *  Created:   Jun 15, 2001
4574 + *  Copyright: MontaVista Software Inc.
4575 + *
4576 + * This program is free software; you can redistribute it and/or modify
4577 + * it under the terms of the GNU General Public License version 2 as
4578 + * published by the Free Software Foundation.
4579 + */
4580 +
4581 +#ifndef __PXA_REGS_H
4582 +#define __PXA_REGS_H
4583 +
4584 +
4585 +/*
4586 + * PXA Chip selects
4587 + */
4588 +
4589 +#define PXA_CS0_PHYS   0x00000000
4590 +#define PXA_CS1_PHYS   0x04000000
4591 +#define PXA_CS2_PHYS   0x08000000
4592 +#define PXA_CS3_PHYS   0x0C000000
4593 +#define PXA_CS4_PHYS   0x10000000
4594 +#define PXA_CS5_PHYS   0x14000000
4595 +
4596 +
4597 +/*
4598 + * Personal Computer Memory Card International Association (PCMCIA) sockets
4599 + */
4600 +
4601 +#define PCMCIAPrtSp    0x04000000      /* PCMCIA Partition Space [byte]   */
4602 +#define PCMCIASp       (4*PCMCIAPrtSp) /* PCMCIA Space [byte]             */
4603 +#define PCMCIAIOSp     PCMCIAPrtSp     /* PCMCIA I/O Space [byte]         */
4604 +#define PCMCIAAttrSp   PCMCIAPrtSp     /* PCMCIA Attribute Space [byte]   */
4605 +#define PCMCIAMemSp    PCMCIAPrtSp     /* PCMCIA Memory Space [byte]      */
4606 +
4607 +#define PCMCIA0Sp      PCMCIASp        /* PCMCIA 0 Space [byte]           */
4608 +#define PCMCIA0IOSp    PCMCIAIOSp      /* PCMCIA 0 I/O Space [byte]       */
4609 +#define PCMCIA0AttrSp  PCMCIAAttrSp    /* PCMCIA 0 Attribute Space [byte] */
4610 +#define PCMCIA0MemSp   PCMCIAMemSp     /* PCMCIA 0 Memory Space [byte]    */
4611 +
4612 +#define PCMCIA1Sp      PCMCIASp        /* PCMCIA 1 Space [byte]           */
4613 +#define PCMCIA1IOSp    PCMCIAIOSp      /* PCMCIA 1 I/O Space [byte]       */
4614 +#define PCMCIA1AttrSp  PCMCIAAttrSp    /* PCMCIA 1 Attribute Space [byte] */
4615 +#define PCMCIA1MemSp   PCMCIAMemSp     /* PCMCIA 1 Memory Space [byte]    */
4616 +
4617 +#define _PCMCIA(Nb)                    /* PCMCIA [0..1]                   */ \
4618 +                       (0x20000000 + (Nb)*PCMCIASp)
4619 +#define _PCMCIAIO(Nb)  _PCMCIA (Nb)    /* PCMCIA I/O [0..1]               */
4620 +#define _PCMCIAAttr(Nb)                        /* PCMCIA Attribute [0..1]         */ \
4621 +                       (_PCMCIA (Nb) + 2*PCMCIAPrtSp)
4622 +#define _PCMCIAMem(Nb)                 /* PCMCIA Memory [0..1]            */ \
4623 +                       (_PCMCIA (Nb) + 3*PCMCIAPrtSp)
4624 +
4625 +#define _PCMCIA0       _PCMCIA (0)     /* PCMCIA 0                        */
4626 +#define _PCMCIA0IO     _PCMCIAIO (0)   /* PCMCIA 0 I/O                    */
4627 +#define _PCMCIA0Attr   _PCMCIAAttr (0) /* PCMCIA 0 Attribute              */
4628 +#define _PCMCIA0Mem    _PCMCIAMem (0)  /* PCMCIA 0 Memory                 */
4629 +
4630 +#define _PCMCIA1       _PCMCIA (1)     /* PCMCIA 1                        */
4631 +#define _PCMCIA1IO     _PCMCIAIO (1)   /* PCMCIA 1 I/O                    */
4632 +#define _PCMCIA1Attr   _PCMCIAAttr (1) /* PCMCIA 1 Attribute              */
4633 +#define _PCMCIA1Mem    _PCMCIAMem (1)  /* PCMCIA 1 Memory                 */
4634 +
4635 +
4636 +
4637 +/*
4638 + * DMA Controller
4639 + */
4640 +
4641 +#define DCSR0          __REG(0x40000000)  /* DMA Control / Status Register for Channel 0 */
4642 +#define DCSR1          __REG(0x40000004)  /* DMA Control / Status Register for Channel 1 */
4643 +#define DCSR2          __REG(0x40000008)  /* DMA Control / Status Register for Channel 2 */
4644 +#define DCSR3          __REG(0x4000000c)  /* DMA Control / Status Register for Channel 3 */
4645 +#define DCSR4          __REG(0x40000010)  /* DMA Control / Status Register for Channel 4 */
4646 +#define DCSR5          __REG(0x40000014)  /* DMA Control / Status Register for Channel 5 */
4647 +#define DCSR6          __REG(0x40000018)  /* DMA Control / Status Register for Channel 6 */
4648 +#define DCSR7          __REG(0x4000001c)  /* DMA Control / Status Register for Channel 7 */
4649 +#define DCSR8          __REG(0x40000020)  /* DMA Control / Status Register for Channel 8 */
4650 +#define DCSR9          __REG(0x40000024)  /* DMA Control / Status Register for Channel 9 */
4651 +#define DCSR10         __REG(0x40000028)  /* DMA Control / Status Register for Channel 10 */
4652 +#define DCSR11         __REG(0x4000002c)  /* DMA Control / Status Register for Channel 11 */
4653 +#define DCSR12         __REG(0x40000030)  /* DMA Control / Status Register for Channel 12 */
4654 +#define DCSR13         __REG(0x40000034)  /* DMA Control / Status Register for Channel 13 */
4655 +#define DCSR14         __REG(0x40000038)  /* DMA Control / Status Register for Channel 14 */
4656 +#define DCSR15         __REG(0x4000003c)  /* DMA Control / Status Register for Channel 15 */
4657 +
4658 +#define DCSR(x)                __REG2(0x40000000, (x) << 2)
4659 +
4660 +#define DCSR_RUN       (1 << 31)       /* Run Bit (read / write) */
4661 +#define DCSR_NODESC    (1 << 30)       /* No-Descriptor Fetch (read / write) */
4662 +#define DCSR_STOPIRQEN (1 << 29)       /* Stop Interrupt Enable (read / write) */
4663 +#ifdef CONFIG_PXA27x
4664 +#define DCSR_EORIRQEN  (1 << 28)       /* End of Receive Interrupt Enable (R/W) */
4665 +#define DCSR_EORJMPEN  (1 << 27)       /* Jump to next descriptor on EOR */
4666 +#define DCSR_EORSTOPEN (1 << 26)       /* STOP on an EOR */
4667 +#define DCSR_SETCMPST  (1 << 25)       /* Set Descriptor Compare Status */
4668 +#define DCSR_CLRCMPST  (1 << 24)       /* Clear Descriptor Compare Status */
4669 +#define DCSR_CMPST     (1 << 10)       /* The Descriptor Compare Status */
4670 +#define DCSR_EORINTR   (1 << 9)        /* The end of Receive */
4671 +#endif
4672 +#define DCSR_REQPEND   (1 << 8)        /* Request Pending (read-only) */
4673 +#define DCSR_STOPSTATE (1 << 3)        /* Stop State (read-only) */
4674 +#define DCSR_ENDINTR   (1 << 2)        /* End Interrupt (read / write) */
4675 +#define DCSR_STARTINTR (1 << 1)        /* Start Interrupt (read / write) */
4676 +#define DCSR_BUSERR    (1 << 0)        /* Bus Error Interrupt (read / write) */
4677 +
4678 +#define DALGN          __REG(0x400000a0)  /* DMA Alignment Register */
4679 +#define DINT           __REG(0x400000f0)  /* DMA Interrupt Register */
4680 +
4681 +#define DRCMR(n)       (*(((n) < 64) ? \
4682 +                       &__REG2(0x40000100, ((n) & 0x3f) << 2) : \
4683 +                       &__REG2(0x40001100, ((n) & 0x3f) << 2)))
4684 +
4685 +#define DRCMR0         __REG(0x40000100)  /* Request to Channel Map Register for DREQ 0 */
4686 +#define DRCMR1         __REG(0x40000104)  /* Request to Channel Map Register for DREQ 1 */
4687 +#define DRCMR2         __REG(0x40000108)  /* Request to Channel Map Register for I2S receive Request */
4688 +#define DRCMR3         __REG(0x4000010c)  /* Request to Channel Map Register for I2S transmit Request */
4689 +#define DRCMR4         __REG(0x40000110)  /* Request to Channel Map Register for BTUART receive Request */
4690 +#define DRCMR5         __REG(0x40000114)  /* Request to Channel Map Register for BTUART transmit Request. */
4691 +#define DRCMR6         __REG(0x40000118)  /* Request to Channel Map Register for FFUART receive Request */
4692 +#define DRCMR7         __REG(0x4000011c)  /* Request to Channel Map Register for FFUART transmit Request */
4693 +#define DRCMR8         __REG(0x40000120)  /* Request to Channel Map Register for AC97 microphone Request */
4694 +#define DRCMR9         __REG(0x40000124)  /* Request to Channel Map Register for AC97 modem receive Request */
4695 +#define DRCMR10                __REG(0x40000128)  /* Request to Channel Map Register for AC97 modem transmit Request */
4696 +#define DRCMR11                __REG(0x4000012c)  /* Request to Channel Map Register for AC97 audio receive Request */
4697 +#define DRCMR12                __REG(0x40000130)  /* Request to Channel Map Register for AC97 audio transmit Request */
4698 +#define DRCMR13                __REG(0x40000134)  /* Request to Channel Map Register for SSP receive Request */
4699 +#define DRCMR14                __REG(0x40000138)  /* Request to Channel Map Register for SSP transmit Request */
4700 +#define DRCMR15                __REG(0x4000013c)  /* Request to Channel Map Register for SSP2 receive Request */
4701 +#define DRCMR16                __REG(0x40000140)  /* Request to Channel Map Register for SSP2 transmit Request */
4702 +#define DRCMR17                __REG(0x40000144)  /* Request to Channel Map Register for ICP receive Request */
4703 +#define DRCMR18                __REG(0x40000148)  /* Request to Channel Map Register for ICP transmit Request */
4704 +#define DRCMR19                __REG(0x4000014c)  /* Request to Channel Map Register for STUART receive Request */
4705 +#define DRCMR20                __REG(0x40000150)  /* Request to Channel Map Register for STUART transmit Request */
4706 +#define DRCMR21                __REG(0x40000154)  /* Request to Channel Map Register for MMC receive Request */
4707 +#define DRCMR22                __REG(0x40000158)  /* Request to Channel Map Register for MMC transmit Request */
4708 +#define DRCMR23                __REG(0x4000015c)  /* Reserved */
4709 +#define DRCMR24                __REG(0x40000160)  /* Reserved */
4710 +#define DRCMR25                __REG(0x40000164)  /* Request to Channel Map Register for USB endpoint 1 Request */
4711 +#define DRCMR26                __REG(0x40000168)  /* Request to Channel Map Register for USB endpoint 2 Request */
4712 +#define DRCMR27                __REG(0x4000016C)  /* Request to Channel Map Register for USB endpoint 3 Request */
4713 +#define DRCMR28                __REG(0x40000170)  /* Request to Channel Map Register for USB endpoint 4 Request */
4714 +#define DRCMR29                __REG(0x40000174)  /* Reserved */
4715 +#define DRCMR30                __REG(0x40000178)  /* Request to Channel Map Register for USB endpoint 6 Request */
4716 +#define DRCMR31                __REG(0x4000017C)  /* Request to Channel Map Register for USB endpoint 7 Request */
4717 +#define DRCMR32                __REG(0x40000180)  /* Request to Channel Map Register for USB endpoint 8 Request */
4718 +#define DRCMR33                __REG(0x40000184)  /* Request to Channel Map Register for USB endpoint 9 Request */
4719 +#define DRCMR34                __REG(0x40000188)  /* Reserved */
4720 +#define DRCMR35                __REG(0x4000018C)  /* Request to Channel Map Register for USB endpoint 11 Request */
4721 +#define DRCMR36                __REG(0x40000190)  /* Request to Channel Map Register for USB endpoint 12 Request */
4722 +#define DRCMR37                __REG(0x40000194)  /* Request to Channel Map Register for USB endpoint 13 Request */
4723 +#define DRCMR38                __REG(0x40000198)  /* Request to Channel Map Register for USB endpoint 14 Request */
4724 +#define DRCMR39                __REG(0x4000019C)  /* Reserved */
4725 +#define DRCMR66                __REG(0x40001108)  /* Request to Channel Map Register for SSP3 receive Request */
4726 +#define DRCMR67                __REG(0x4000110C)  /* Request to Channel Map Register for SSP3 transmit Request */
4727 +#define DRCMR68                __REG(0x40001110)  /* Request to Channel Map Register for Camera FIFO 0 Request */
4728 +#define DRCMR69                __REG(0x40001114)  /* Request to Channel Map Register for Camera FIFO 1 Request */
4729 +#define DRCMR70                __REG(0x40001118)  /* Request to Channel Map Register for Camera FIFO 2 Request */
4730 +
4731 +#define DRCMRRXSADR    DRCMR2
4732 +#define DRCMRTXSADR    DRCMR3
4733 +#define DRCMRRXBTRBR   DRCMR4
4734 +#define DRCMRTXBTTHR   DRCMR5
4735 +#define DRCMRRXFFRBR   DRCMR6
4736 +#define DRCMRTXFFTHR   DRCMR7
4737 +#define DRCMRRXMCDR    DRCMR8
4738 +#define DRCMRRXMODR    DRCMR9
4739 +#define DRCMRTXMODR    DRCMR10
4740 +#define DRCMRRXPCDR    DRCMR11
4741 +#define DRCMRTXPCDR    DRCMR12
4742 +#define DRCMRRXSSDR    DRCMR13
4743 +#define DRCMRTXSSDR    DRCMR14
4744 +#define DRCMRRXSS2DR   DRCMR15
4745 +#define DRCMRTXSS2DR   DRCMR16
4746 +#define DRCMRRXICDR    DRCMR17
4747 +#define DRCMRTXICDR    DRCMR18
4748 +#define DRCMRRXSTRBR   DRCMR19
4749 +#define DRCMRTXSTTHR   DRCMR20
4750 +#define DRCMRRXMMC     DRCMR21
4751 +#define DRCMRTXMMC     DRCMR22
4752 +#define DRCMRRXSS3DR   DRCMR66
4753 +#define DRCMRTXSS3DR   DRCMR67
4754 +#define DRCMRUDC(x)    DRCMR((x) + 24)
4755 +
4756 +#define DRCMR_MAPVLD   (1 << 7)        /* Map Valid (read / write) */
4757 +#define DRCMR_CHLNUM   0x1f            /* mask for Channel Number (read / write) */
4758 +
4759 +#define DDADR0         __REG(0x40000200)  /* DMA Descriptor Address Register Channel 0 */
4760 +#define DSADR0         __REG(0x40000204)  /* DMA Source Address Register Channel 0 */
4761 +#define DTADR0         __REG(0x40000208)  /* DMA Target Address Register Channel 0 */
4762 +#define DCMD0          __REG(0x4000020c)  /* DMA Command Address Register Channel 0 */
4763 +#define DDADR1         __REG(0x40000210)  /* DMA Descriptor Address Register Channel 1 */
4764 +#define DSADR1         __REG(0x40000214)  /* DMA Source Address Register Channel 1 */
4765 +#define DTADR1         __REG(0x40000218)  /* DMA Target Address Register Channel 1 */
4766 +#define DCMD1          __REG(0x4000021c)  /* DMA Command Address Register Channel 1 */
4767 +#define DDADR2         __REG(0x40000220)  /* DMA Descriptor Address Register Channel 2 */
4768 +#define DSADR2         __REG(0x40000224)  /* DMA Source Address Register Channel 2 */
4769 +#define DTADR2         __REG(0x40000228)  /* DMA Target Address Register Channel 2 */
4770 +#define DCMD2          __REG(0x4000022c)  /* DMA Command Address Register Channel 2 */
4771 +#define DDADR3         __REG(0x40000230)  /* DMA Descriptor Address Register Channel 3 */
4772 +#define DSADR3         __REG(0x40000234)  /* DMA Source Address Register Channel 3 */
4773 +#define DTADR3         __REG(0x40000238)  /* DMA Target Address Register Channel 3 */
4774 +#define DCMD3          __REG(0x4000023c)  /* DMA Command Address Register Channel 3 */
4775 +#define DDADR4         __REG(0x40000240)  /* DMA Descriptor Address Register Channel 4 */
4776 +#define DSADR4         __REG(0x40000244)  /* DMA Source Address Register Channel 4 */
4777 +#define DTADR4         __REG(0x40000248)  /* DMA Target Address Register Channel 4 */
4778 +#define DCMD4          __REG(0x4000024c)  /* DMA Command Address Register Channel 4 */
4779 +#define DDADR5         __REG(0x40000250)  /* DMA Descriptor Address Register Channel 5 */
4780 +#define DSADR5         __REG(0x40000254)  /* DMA Source Address Register Channel 5 */
4781 +#define DTADR5         __REG(0x40000258)  /* DMA Target Address Register Channel 5 */
4782 +#define DCMD5          __REG(0x4000025c)  /* DMA Command Address Register Channel 5 */
4783 +#define DDADR6         __REG(0x40000260)  /* DMA Descriptor Address Register Channel 6 */
4784 +#define DSADR6         __REG(0x40000264)  /* DMA Source Address Register Channel 6 */
4785 +#define DTADR6         __REG(0x40000268)  /* DMA Target Address Register Channel 6 */
4786 +#define DCMD6          __REG(0x4000026c)  /* DMA Command Address Register Channel 6 */
4787 +#define DDADR7         __REG(0x40000270)  /* DMA Descriptor Address Register Channel 7 */
4788 +#define DSADR7         __REG(0x40000274)  /* DMA Source Address Register Channel 7 */
4789 +#define DTADR7         __REG(0x40000278)  /* DMA Target Address Register Channel 7 */
4790 +#define DCMD7          __REG(0x4000027c)  /* DMA Command Address Register Channel 7 */
4791 +#define DDADR8         __REG(0x40000280)  /* DMA Descriptor Address Register Channel 8 */
4792 +#define DSADR8         __REG(0x40000284)  /* DMA Source Address Register Channel 8 */
4793 +#define DTADR8         __REG(0x40000288)  /* DMA Target Address Register Channel 8 */
4794 +#define DCMD8          __REG(0x4000028c)  /* DMA Command Address Register Channel 8 */
4795 +#define DDADR9         __REG(0x40000290)  /* DMA Descriptor Address Register Channel 9 */
4796 +#define DSADR9         __REG(0x40000294)  /* DMA Source Address Register Channel 9 */
4797 +#define DTADR9         __REG(0x40000298)  /* DMA Target Address Register Channel 9 */
4798 +#define DCMD9          __REG(0x4000029c)  /* DMA Command Address Register Channel 9 */
4799 +#define DDADR10                __REG(0x400002a0)  /* DMA Descriptor Address Register Channel 10 */
4800 +#define DSADR10                __REG(0x400002a4)  /* DMA Source Address Register Channel 10 */
4801 +#define DTADR10                __REG(0x400002a8)  /* DMA Target Address Register Channel 10 */
4802 +#define DCMD10         __REG(0x400002ac)  /* DMA Command Address Register Channel 10 */
4803 +#define DDADR11                __REG(0x400002b0)  /* DMA Descriptor Address Register Channel 11 */
4804 +#define DSADR11                __REG(0x400002b4)  /* DMA Source Address Register Channel 11 */
4805 +#define DTADR11                __REG(0x400002b8)  /* DMA Target Address Register Channel 11 */
4806 +#define DCMD11         __REG(0x400002bc)  /* DMA Command Address Register Channel 11 */
4807 +#define DDADR12                __REG(0x400002c0)  /* DMA Descriptor Address Register Channel 12 */
4808 +#define DSADR12                __REG(0x400002c4)  /* DMA Source Address Register Channel 12 */
4809 +#define DTADR12                __REG(0x400002c8)  /* DMA Target Address Register Channel 12 */
4810 +#define DCMD12         __REG(0x400002cc)  /* DMA Command Address Register Channel 12 */
4811 +#define DDADR13                __REG(0x400002d0)  /* DMA Descriptor Address Register Channel 13 */
4812 +#define DSADR13                __REG(0x400002d4)  /* DMA Source Address Register Channel 13 */
4813 +#define DTADR13                __REG(0x400002d8)  /* DMA Target Address Register Channel 13 */
4814 +#define DCMD13         __REG(0x400002dc)  /* DMA Command Address Register Channel 13 */
4815 +#define DDADR14                __REG(0x400002e0)  /* DMA Descriptor Address Register Channel 14 */
4816 +#define DSADR14                __REG(0x400002e4)  /* DMA Source Address Register Channel 14 */
4817 +#define DTADR14                __REG(0x400002e8)  /* DMA Target Address Register Channel 14 */
4818 +#define DCMD14         __REG(0x400002ec)  /* DMA Command Address Register Channel 14 */
4819 +#define DDADR15                __REG(0x400002f0)  /* DMA Descriptor Address Register Channel 15 */
4820 +#define DSADR15                __REG(0x400002f4)  /* DMA Source Address Register Channel 15 */
4821 +#define DTADR15                __REG(0x400002f8)  /* DMA Target Address Register Channel 15 */
4822 +#define DCMD15         __REG(0x400002fc)  /* DMA Command Address Register Channel 15 */
4823 +
4824 +#define DDADR(x)       __REG2(0x40000200, (x) << 4)
4825 +#define DSADR(x)       __REG2(0x40000204, (x) << 4)
4826 +#define DTADR(x)       __REG2(0x40000208, (x) << 4)
4827 +#define DCMD(x)                __REG2(0x4000020c, (x) << 4)
4828 +
4829 +#define DDADR_DESCADDR 0xfffffff0      /* Address of next descriptor (mask) */
4830 +#define DDADR_STOP     (1 << 0)        /* Stop (read / write) */
4831 +
4832 +#define DCMD_INCSRCADDR        (1 << 31)       /* Source Address Increment Setting. */
4833 +#define DCMD_INCTRGADDR        (1 << 30)       /* Target Address Increment Setting. */
4834 +#define DCMD_FLOWSRC   (1 << 29)       /* Flow Control by the source. */
4835 +#define DCMD_FLOWTRG   (1 << 28)       /* Flow Control by the target. */
4836 +#define DCMD_STARTIRQEN        (1 << 22)       /* Start Interrupt Enable */
4837 +#define DCMD_ENDIRQEN  (1 << 21)       /* End Interrupt Enable */
4838 +#define DCMD_ENDIAN    (1 << 18)       /* Device Endian-ness. */
4839 +#define DCMD_BURST8    (1 << 16)       /* 8 byte burst */
4840 +#define DCMD_BURST16   (2 << 16)       /* 16 byte burst */
4841 +#define DCMD_BURST32   (3 << 16)       /* 32 byte burst */
4842 +#define DCMD_WIDTH1    (1 << 14)       /* 1 byte width */
4843 +#define DCMD_WIDTH2    (2 << 14)       /* 2 byte width (HalfWord) */
4844 +#define DCMD_WIDTH4    (3 << 14)       /* 4 byte width (Word) */
4845 +#define DCMD_LENGTH    0x01fff         /* length mask (max = 8K - 1) */
4846 +
4847 +
4848 +/*
4849 + * UARTs
4850 + */
4851 +
4852 +/* Full Function UART (FFUART) */
4853 +#define FFUART         FFRBR
4854 +#define FFRBR          __REG(0x40100000)  /* Receive Buffer Register (read only) */
4855 +#define FFTHR          __REG(0x40100000)  /* Transmit Holding Register (write only) */
4856 +#define FFIER          __REG(0x40100004)  /* Interrupt Enable Register (read/write) */
4857 +#define FFIIR          __REG(0x40100008)  /* Interrupt ID Register (read only) */
4858 +#define FFFCR          __REG(0x40100008)  /* FIFO Control Register (write only) */
4859 +#define FFLCR          __REG(0x4010000C)  /* Line Control Register (read/write) */
4860 +#define FFMCR          __REG(0x40100010)  /* Modem Control Register (read/write) */
4861 +#define FFLSR          __REG(0x40100014)  /* Line Status Register (read only) */
4862 +#define FFMSR          __REG(0x40100018)  /* Modem Status Register (read only) */
4863 +#define FFSPR          __REG(0x4010001C)  /* Scratch Pad Register (read/write) */
4864 +#define FFISR          __REG(0x40100020)  /* Infrared Selection Register (read/write) */
4865 +#define FFDLL          __REG(0x40100000)  /* Divisor Latch Low Register (DLAB = 1) (read/write) */
4866 +#define FFDLH          __REG(0x40100004)  /* Divisor Latch High Register (DLAB = 1) (read/write) */
4867 +
4868 +/* Bluetooth UART (BTUART) */
4869 +#define BTUART         BTRBR
4870 +#define BTRBR          __REG(0x40200000)  /* Receive Buffer Register (read only) */
4871 +#define BTTHR          __REG(0x40200000)  /* Transmit Holding Register (write only) */
4872 +#define BTIER          __REG(0x40200004)  /* Interrupt Enable Register (read/write) */
4873 +#define BTIIR          __REG(0x40200008)  /* Interrupt ID Register (read only) */
4874 +#define BTFCR          __REG(0x40200008)  /* FIFO Control Register (write only) */
4875 +#define BTLCR          __REG(0x4020000C)  /* Line Control Register (read/write) */
4876 +#define BTMCR          __REG(0x40200010)  /* Modem Control Register (read/write) */
4877 +#define BTLSR          __REG(0x40200014)  /* Line Status Register (read only) */
4878 +#define BTMSR          __REG(0x40200018)  /* Modem Status Register (read only) */
4879 +#define BTSPR          __REG(0x4020001C)  /* Scratch Pad Register (read/write) */
4880 +#define BTISR          __REG(0x40200020)  /* Infrared Selection Register (read/write) */
4881 +#define BTDLL          __REG(0x40200000)  /* Divisor Latch Low Register (DLAB = 1) (read/write) */
4882 +#define BTDLH          __REG(0x40200004)  /* Divisor Latch High Register (DLAB = 1) (read/write) */
4883 +
4884 +/* Standard UART (STUART) */
4885 +#define STUART         STRBR
4886 +#define STRBR          __REG(0x40700000)  /* Receive Buffer Register (read only) */
4887 +#define STTHR          __REG(0x40700000)  /* Transmit Holding Register (write only) */
4888 +#define STIER          __REG(0x40700004)  /* Interrupt Enable Register (read/write) */
4889 +#define STIIR          __REG(0x40700008)  /* Interrupt ID Register (read only) */
4890 +#define STFCR          __REG(0x40700008)  /* FIFO Control Register (write only) */
4891 +#define STLCR          __REG(0x4070000C)  /* Line Control Register (read/write) */
4892 +#define STMCR          __REG(0x40700010)  /* Modem Control Register (read/write) */
4893 +#define STLSR          __REG(0x40700014)  /* Line Status Register (read only) */
4894 +#define STMSR          __REG(0x40700018)  /* Reserved */
4895 +#define STSPR          __REG(0x4070001C)  /* Scratch Pad Register (read/write) */
4896 +#define STISR          __REG(0x40700020)  /* Infrared Selection Register (read/write) */
4897 +#define STDLL          __REG(0x40700000)  /* Divisor Latch Low Register (DLAB = 1) (read/write) */
4898 +#define STDLH          __REG(0x40700004)  /* Divisor Latch High Register (DLAB = 1) (read/write) */
4899 +
4900 +/* Hardware UART (HWUART) */
4901 +#define HWUART         HWRBR
4902 +#define HWRBR          __REG(0x41600000)  /* Receive Buffer Register (read only) */
4903 +#define HWTHR          __REG(0x41600000)  /* Transmit Holding Register (write only) */
4904 +#define HWIER          __REG(0x41600004)  /* Interrupt Enable Register (read/write) */
4905 +#define HWIIR          __REG(0x41600008)  /* Interrupt ID Register (read only) */
4906 +#define HWFCR          __REG(0x41600008)  /* FIFO Control Register (write only) */
4907 +#define HWLCR          __REG(0x4160000C)  /* Line Control Register (read/write) */
4908 +#define HWMCR          __REG(0x41600010)  /* Modem Control Register (read/write) */
4909 +#define HWLSR          __REG(0x41600014)  /* Line Status Register (read only) */
4910 +#define HWMSR          __REG(0x41600018)  /* Modem Status Register (read only) */
4911 +#define HWSPR          __REG(0x4160001C)  /* Scratch Pad Register (read/write) */
4912 +#define HWISR          __REG(0x41600020)  /* Infrared Selection Register (read/write) */
4913 +#define HWFOR          __REG(0x41600024)  /* Receive FIFO Occupancy Register (read only) */
4914 +#define HWABR          __REG(0x41600028)  /* Auto-Baud Control Register (read/write) */
4915 +#define HWACR          __REG(0x4160002C)  /* Auto-Baud Count Register (read only) */
4916 +#define HWDLL          __REG(0x41600000)  /* Divisor Latch Low Register (DLAB = 1) (read/write) */
4917 +#define HWDLH          __REG(0x41600004)  /* Divisor Latch High Register (DLAB = 1) (read/write) */
4918 +
4919 +#define IER_DMAE       (1 << 7)        /* DMA Requests Enable */
4920 +#define IER_UUE                (1 << 6)        /* UART Unit Enable */
4921 +#define IER_NRZE       (1 << 5)        /* NRZ coding Enable */
4922 +#define IER_RTIOE      (1 << 4)        /* Receiver Time Out Interrupt Enable */
4923 +#define IER_MIE                (1 << 3)        /* Modem Interrupt Enable */
4924 +#define IER_RLSE       (1 << 2)        /* Receiver Line Status Interrupt Enable */
4925 +#define IER_TIE                (1 << 1)        /* Transmit Data request Interrupt Enable */
4926 +#define IER_RAVIE      (1 << 0)        /* Receiver Data Available Interrupt Enable */
4927 +
4928 +#define IIR_FIFOES1    (1 << 7)        /* FIFO Mode Enable Status */
4929 +#define IIR_FIFOES0    (1 << 6)        /* FIFO Mode Enable Status */
4930 +#define IIR_TOD                (1 << 3)        /* Time Out Detected */
4931 +#define IIR_IID2       (1 << 2)        /* Interrupt Source Encoded */
4932 +#define IIR_IID1       (1 << 1)        /* Interrupt Source Encoded */
4933 +#define IIR_IP         (1 << 0)        /* Interrupt Pending (active low) */
4934 +
4935 +#define FCR_ITL2       (1 << 7)        /* Interrupt Trigger Level */
4936 +#define FCR_ITL1       (1 << 6)        /* Interrupt Trigger Level */
4937 +#define FCR_RESETTF    (1 << 2)        /* Reset Transmitter FIFO */
4938 +#define FCR_RESETRF    (1 << 1)        /* Reset Receiver FIFO */
4939 +#define FCR_TRFIFOE    (1 << 0)        /* Transmit and Receive FIFO Enable */
4940 +#define FCR_ITL_1      (0)
4941 +#define FCR_ITL_8      (FCR_ITL1)
4942 +#define FCR_ITL_16     (FCR_ITL2)
4943 +#define FCR_ITL_32     (FCR_ITL2|FCR_ITL1)
4944 +
4945 +#define LCR_DLAB       (1 << 7)        /* Divisor Latch Access Bit */
4946 +#define LCR_SB         (1 << 6)        /* Set Break */
4947 +#define LCR_STKYP      (1 << 5)        /* Sticky Parity */
4948 +#define LCR_EPS                (1 << 4)        /* Even Parity Select */
4949 +#define LCR_PEN                (1 << 3)        /* Parity Enable */
4950 +#define LCR_STB                (1 << 2)        /* Stop Bit */
4951 +#define LCR_WLS1       (1 << 1)        /* Word Length Select */
4952 +#define LCR_WLS0       (1 << 0)        /* Word Length Select */
4953 +
4954 +#define LSR_FIFOE      (1 << 7)        /* FIFO Error Status */
4955 +#define LSR_TEMT       (1 << 6)        /* Transmitter Empty */
4956 +#define LSR_TDRQ       (1 << 5)        /* Transmit Data Request */
4957 +#define LSR_BI         (1 << 4)        /* Break Interrupt */
4958 +#define LSR_FE         (1 << 3)        /* Framing Error */
4959 +#define LSR_PE         (1 << 2)        /* Parity Error */
4960 +#define LSR_OE         (1 << 1)        /* Overrun Error */
4961 +#define LSR_DR         (1 << 0)        /* Data Ready */
4962 +
4963 +#define MCR_LOOP       (1 << 4)
4964 +#define MCR_OUT2       (1 << 3)        /* force MSR_DCD in loopback mode */
4965 +#define MCR_OUT1       (1 << 2)        /* force MSR_RI in loopback mode */
4966 +#define MCR_RTS                (1 << 1)        /* Request to Send */
4967 +#define MCR_DTR                (1 << 0)        /* Data Terminal Ready */
4968 +
4969 +#define MSR_DCD                (1 << 7)        /* Data Carrier Detect */
4970 +#define MSR_RI         (1 << 6)        /* Ring Indicator */
4971 +#define MSR_DSR                (1 << 5)        /* Data Set Ready */
4972 +#define MSR_CTS                (1 << 4)        /* Clear To Send */
4973 +#define MSR_DDCD       (1 << 3)        /* Delta Data Carrier Detect */
4974 +#define MSR_TERI       (1 << 2)        /* Trailing Edge Ring Indicator */
4975 +#define MSR_DDSR       (1 << 1)        /* Delta Data Set Ready */
4976 +#define MSR_DCTS       (1 << 0)        /* Delta Clear To Send */
4977 +
4978 +/*
4979 + * IrSR (Infrared Selection Register)
4980 + */
4981 +#define STISR_RXPL      (1 << 4)        /* Receive Data Polarity */
4982 +#define STISR_TXPL      (1 << 3)        /* Transmit Data Polarity */
4983 +#define STISR_XMODE     (1 << 2)        /* Transmit Pulse Width Select */
4984 +#define STISR_RCVEIR    (1 << 1)        /* Receiver SIR Enable */
4985 +#define STISR_XMITIR    (1 << 0)        /* Transmitter SIR Enable */
4986 +
4987 +
4988 +/*
4989 + * I2C registers
4990 + */
4991 +
4992 +#define IBMR           __REG(0x40301680)  /* I2C Bus Monitor Register - IBMR */
4993 +#define IDBR           __REG(0x40301688)  /* I2C Data Buffer Register - IDBR */
4994 +#define ICR            __REG(0x40301690)  /* I2C Control Register - ICR */
4995 +#define ISR            __REG(0x40301698)  /* I2C Status Register - ISR */
4996 +#define ISAR           __REG(0x403016A0)  /* I2C Slave Address Register - ISAR */
4997 +
4998 +#define PWRIBMR    __REG(0x40f00180)  /* Power I2C Bus Monitor Register-IBMR */
4999 +#define PWRIDBR    __REG(0x40f00188)  /* Power I2C Data Buffer Register-IDBR */
5000 +#define PWRICR __REG(0x40f00190)  /* Power I2C Control Register - ICR */
5001 +#define PWRISR __REG(0x40f00198)  /* Power I2C Status Register - ISR */
5002 +#define PWRISAR    __REG(0x40f001A0)  /*Power I2C Slave Address Register-ISAR */
5003 +
5004 +#define ICR_START      (1 << 0)           /* start bit */
5005 +#define ICR_STOP       (1 << 1)           /* stop bit */
5006 +#define ICR_ACKNAK     (1 << 2)           /* send ACK(0) or NAK(1) */
5007 +#define ICR_TB         (1 << 3)           /* transfer byte bit */
5008 +#define ICR_MA         (1 << 4)           /* master abort */
5009 +#define ICR_SCLE       (1 << 5)           /* master clock enable */
5010 +#define ICR_IUE                (1 << 6)           /* unit enable */
5011 +#define ICR_GCD                (1 << 7)           /* general call disable */
5012 +#define ICR_ITEIE      (1 << 8)           /* enable tx interrupts */
5013 +#define ICR_IRFIE      (1 << 9)           /* enable rx interrupts */
5014 +#define ICR_BEIE       (1 << 10)          /* enable bus error ints */
5015 +#define ICR_SSDIE      (1 << 11)          /* slave STOP detected int enable */
5016 +#define ICR_ALDIE      (1 << 12)          /* enable arbitration interrupt */
5017 +#define ICR_SADIE      (1 << 13)          /* slave address detected int enable */
5018 +#define ICR_UR         (1 << 14)          /* unit reset */
5019 +
5020 +#define ISR_RWM                (1 << 0)           /* read/write mode */
5021 +#define ISR_ACKNAK     (1 << 1)           /* ack/nak status */
5022 +#define ISR_UB         (1 << 2)           /* unit busy */
5023 +#define ISR_IBB                (1 << 3)           /* bus busy */
5024 +#define ISR_SSD                (1 << 4)           /* slave stop detected */
5025 +#define ISR_ALD                (1 << 5)           /* arbitration loss detected */
5026 +#define ISR_ITE                (1 << 6)           /* tx buffer empty */
5027 +#define ISR_IRF                (1 << 7)           /* rx buffer full */
5028 +#define ISR_GCAD       (1 << 8)           /* general call address detected */
5029 +#define ISR_SAD                (1 << 9)           /* slave address detected */
5030 +#define ISR_BED                (1 << 10)          /* bus error no ACK/NAK */
5031 +
5032 +
5033 +/*
5034 + * Serial Audio Controller
5035 + */
5036 +
5037 +#define SACR0          __REG(0x40400000)  /* Global Control Register */
5038 +#define SACR1          __REG(0x40400004)  /* Serial Audio I 2 S/MSB-Justified Control Register */
5039 +#define SASR0          __REG(0x4040000C)  /* Serial Audio I 2 S/MSB-Justified Interface and FIFO Status Register */
5040 +#define SAIMR          __REG(0x40400014)  /* Serial Audio Interrupt Mask Register */
5041 +#define SAICR          __REG(0x40400018)  /* Serial Audio Interrupt Clear Register */
5042 +#define SADIV          __REG(0x40400060)  /* Audio Clock Divider Register. */
5043 +#define SADR           __REG(0x40400080)  /* Serial Audio Data Register (TX and RX FIFO access Register). */
5044 +
5045 +#define SACR0_RFTH(x)  ((x) << 12)     /* Rx FIFO Interrupt or DMA Trigger Threshold */
5046 +#define SACR0_TFTH(x)  ((x) << 8)      /* Tx FIFO Interrupt or DMA Trigger Threshold */
5047 +#define SACR0_STRF     (1 << 5)        /* FIFO Select for EFWR Special Function */
5048 +#define SACR0_EFWR     (1 << 4)        /* Enable EFWR Function  */
5049 +#define SACR0_RST      (1 << 3)        /* FIFO, i2s Register Reset */
5050 +#define SACR0_BCKD     (1 << 2)        /* Bit Clock Direction */
5051 +#define SACR0_ENB      (1 << 0)        /* Enable I2S Link */
5052 +#define SACR1_ENLBF    (1 << 5)        /* Enable Loopback */
5053 +#define SACR1_DRPL     (1 << 4)        /* Disable Replaying Function */
5054 +#define SACR1_DREC     (1 << 3)        /* Disable Recording Function */
5055 +#define SACR1_AMSL     (1 << 0)        /* Specify Alternate Mode */
5056 +
5057 +#define SASR0_I2SOFF   (1 << 7)        /* Controller Status */
5058 +#define SASR0_ROR      (1 << 6)        /* Rx FIFO Overrun */
5059 +#define SASR0_TUR      (1 << 5)        /* Tx FIFO Underrun */
5060 +#define SASR0_RFS      (1 << 4)        /* Rx FIFO Service Request */
5061 +#define SASR0_TFS      (1 << 3)        /* Tx FIFO Service Request */
5062 +#define SASR0_BSY      (1 << 2)        /* I2S Busy */
5063 +#define SASR0_RNE      (1 << 1)        /* Rx FIFO Not Empty */
5064 +#define SASR0_TNF      (1 << 0)        /* Tx FIFO Not Empty */
5065 +
5066 +#define SAICR_ROR      (1 << 6)        /* Clear Rx FIFO Overrun Interrupt */
5067 +#define SAICR_TUR      (1 << 5)        /* Clear Tx FIFO Underrun Interrupt */
5068 +
5069 +#define SAIMR_ROR      (1 << 6)        /* Enable Rx FIFO Overrun Condition Interrupt */
5070 +#define SAIMR_TUR      (1 << 5)        /* Enable Tx FIFO Underrun Condition Interrupt */
5071 +#define SAIMR_RFS      (1 << 4)        /* Enable Rx FIFO Service Interrupt */
5072 +#define SAIMR_TFS      (1 << 3)        /* Enable Tx FIFO Service Interrupt */
5073 +
5074 +/*
5075 + * AC97 Controller registers
5076 + */
5077 +
5078 +#define POCR           __REG(0x40500000)  /* PCM Out Control Register */
5079 +#define POCR_FEIE      (1 << 3)        /* FIFO Error Interrupt Enable */
5080 +#define POCR_FSRIE     (1 << 1)        /* FIFO Service Request Interrupt Enable */
5081 +
5082 +#define PICR           __REG(0x40500004)  /* PCM In Control Register */
5083 +#define PICR_FEIE      (1 << 3)        /* FIFO Error Interrupt Enable */
5084 +#define PICR_FSRIE     (1 << 1)        /* FIFO Service Request Interrupt Enable */
5085 +
5086 +#define MCCR           __REG(0x40500008)  /* Mic In Control Register */
5087 +#define MCCR_FEIE      (1 << 3)        /* FIFO Error Interrupt Enable */
5088 +#define MCCR_FSRIE     (1 << 1)        /* FIFO Service Request Interrupt Enable */
5089 +
5090 +#define GCR            __REG(0x4050000C)  /* Global Control Register */
5091 +#ifdef CONFIG_PXA3xx
5092 +#define GCR_CLKBPB     (1 << 31)       /* Internal clock enable */
5093 +#endif
5094 +#define GCR_nDMAEN     (1 << 24)       /* non DMA Enable */
5095 +#define GCR_CDONE_IE   (1 << 19)       /* Command Done Interrupt Enable */
5096 +#define GCR_SDONE_IE   (1 << 18)       /* Status Done Interrupt Enable */
5097 +#define GCR_SECRDY_IEN (1 << 9)        /* Secondary Ready Interrupt Enable */
5098 +#define GCR_PRIRDY_IEN (1 << 8)        /* Primary Ready Interrupt Enable */
5099 +#define GCR_SECRES_IEN (1 << 5)        /* Secondary Resume Interrupt Enable */
5100 +#define GCR_PRIRES_IEN (1 << 4)        /* Primary Resume Interrupt Enable */
5101 +#define GCR_ACLINK_OFF (1 << 3)        /* AC-link Shut Off */
5102 +#define GCR_WARM_RST   (1 << 2)        /* AC97 Warm Reset */
5103 +#define GCR_COLD_RST   (1 << 1)        /* AC'97 Cold Reset (0 = active) */
5104 +#define GCR_GIE                (1 << 0)        /* Codec GPI Interrupt Enable */
5105 +
5106 +#define POSR           __REG(0x40500010)  /* PCM Out Status Register */
5107 +#define POSR_FIFOE     (1 << 4)        /* FIFO error */
5108 +#define POSR_FSR       (1 << 2)        /* FIFO Service Request */
5109 +
5110 +#define PISR           __REG(0x40500014)  /* PCM In Status Register */
5111 +#define PISR_FIFOE     (1 << 4)        /* FIFO error */
5112 +#define PISR_EOC       (1 << 3)        /* DMA End-of-Chain (exclusive clear) */
5113 +#define PISR_FSR       (1 << 2)        /* FIFO Service Request */
5114 +
5115 +#define MCSR           __REG(0x40500018)  /* Mic In Status Register */
5116 +#define MCSR_FIFOE     (1 << 4)        /* FIFO error */
5117 +#define MCSR_EOC       (1 << 3)        /* DMA End-of-Chain (exclusive clear) */
5118 +#define MCSR_FSR       (1 << 2)        /* FIFO Service Request */
5119 +
5120 +#define GSR            __REG(0x4050001C)  /* Global Status Register */
5121 +#define GSR_CDONE      (1 << 19)       /* Command Done */
5122 +#define GSR_SDONE      (1 << 18)       /* Status Done */
5123 +#define GSR_RDCS       (1 << 15)       /* Read Completion Status */
5124 +#define GSR_BIT3SLT12  (1 << 14)       /* Bit 3 of slot 12 */
5125 +#define GSR_BIT2SLT12  (1 << 13)       /* Bit 2 of slot 12 */
5126 +#define GSR_BIT1SLT12  (1 << 12)       /* Bit 1 of slot 12 */
5127 +#define GSR_SECRES     (1 << 11)       /* Secondary Resume Interrupt */
5128 +#define GSR_PRIRES     (1 << 10)       /* Primary Resume Interrupt */
5129 +#define GSR_SCR                (1 << 9)        /* Secondary Codec Ready */
5130 +#define GSR_PCR                (1 << 8)        /*  Primary Codec Ready */
5131 +#define GSR_MCINT      (1 << 7)        /* Mic In Interrupt */
5132 +#define GSR_POINT      (1 << 6)        /* PCM Out Interrupt */
5133 +#define GSR_PIINT      (1 << 5)        /* PCM In Interrupt */
5134 +#define GSR_ACOFFD     (1 << 3)        /* AC-link Shut Off Done */
5135 +#define GSR_MOINT      (1 << 2)        /* Modem Out Interrupt */
5136 +#define GSR_MIINT      (1 << 1)        /* Modem In Interrupt */
5137 +#define GSR_GSCI       (1 << 0)        /* Codec GPI Status Change Interrupt */
5138 +
5139 +#define CAR            __REG(0x40500020)  /* CODEC Access Register */
5140 +#define CAR_CAIP       (1 << 0)        /* Codec Access In Progress */
5141 +
5142 +#define PCDR           __REG(0x40500040)  /* PCM FIFO Data Register */
5143 +#define MCDR           __REG(0x40500060)  /* Mic-in FIFO Data Register */
5144 +
5145 +#define MOCR           __REG(0x40500100)  /* Modem Out Control Register */
5146 +#define MOCR_FEIE      (1 << 3)        /* FIFO Error */
5147 +#define MOCR_FSRIE     (1 << 1)        /* FIFO Service Request Interrupt Enable */
5148 +
5149 +#define MICR           __REG(0x40500108)  /* Modem In Control Register */
5150 +#define MICR_FEIE      (1 << 3)        /* FIFO Error */
5151 +#define MICR_FSRIE     (1 << 1)        /* FIFO Service Request Interrupt Enable */
5152 +
5153 +#define MOSR           __REG(0x40500110)  /* Modem Out Status Register */
5154 +#define MOSR_FIFOE     (1 << 4)        /* FIFO error */
5155 +#define MOSR_FSR       (1 << 2)        /* FIFO Service Request */
5156 +
5157 +#define MISR           __REG(0x40500118)  /* Modem In Status Register */
5158 +#define MISR_FIFOE     (1 << 4)        /* FIFO error */
5159 +#define MISR_EOC       (1 << 3)        /* DMA End-of-Chain (exclusive clear) */
5160 +#define MISR_FSR       (1 << 2)        /* FIFO Service Request */
5161 +
5162 +#define MODR           __REG(0x40500140)  /* Modem FIFO Data Register */
5163 +
5164 +#define PAC_REG_BASE   __REG(0x40500200)  /* Primary Audio Codec */
5165 +#define SAC_REG_BASE   __REG(0x40500300)  /* Secondary Audio Codec */
5166 +#define PMC_REG_BASE   __REG(0x40500400)  /* Primary Modem Codec */
5167 +#define SMC_REG_BASE   __REG(0x40500500)  /* Secondary Modem Codec */
5168 +
5169 +
5170 +/*
5171 + * USB Device Controller
5172 + * PXA25x and PXA27x USB device controller registers are different.
5173 + */
5174 +#if defined(CONFIG_PXA25x)
5175 +
5176 +#define UDC_RES1       __REG(0x40600004)  /* UDC Undocumented - Reserved1 */
5177 +#define UDC_RES2       __REG(0x40600008)  /* UDC Undocumented - Reserved2 */
5178 +#define UDC_RES3       __REG(0x4060000C)  /* UDC Undocumented - Reserved3 */
5179 +
5180 +#define UDCCR          __REG(0x40600000)  /* UDC Control Register */
5181 +#define UDCCR_UDE      (1 << 0)        /* UDC enable */
5182 +#define UDCCR_UDA      (1 << 1)        /* UDC active */
5183 +#define UDCCR_RSM      (1 << 2)        /* Device resume */
5184 +#define UDCCR_RESIR    (1 << 3)        /* Resume interrupt request */
5185 +#define UDCCR_SUSIR    (1 << 4)        /* Suspend interrupt request */
5186 +#define UDCCR_SRM      (1 << 5)        /* Suspend/resume interrupt mask */
5187 +#define UDCCR_RSTIR    (1 << 6)        /* Reset interrupt request */
5188 +#define UDCCR_REM      (1 << 7)        /* Reset interrupt mask */
5189 +
5190 +#define UDCCS0         __REG(0x40600010)  /* UDC Endpoint 0 Control/Status Register */
5191 +#define UDCCS0_OPR     (1 << 0)        /* OUT packet ready */
5192 +#define UDCCS0_IPR     (1 << 1)        /* IN packet ready */
5193 +#define UDCCS0_FTF     (1 << 2)        /* Flush Tx FIFO */
5194 +#define UDCCS0_DRWF    (1 << 3)        /* Device remote wakeup feature */
5195 +#define UDCCS0_SST     (1 << 4)        /* Sent stall */
5196 +#define UDCCS0_FST     (1 << 5)        /* Force stall */
5197 +#define UDCCS0_RNE     (1 << 6)        /* Receive FIFO no empty */
5198 +#define UDCCS0_SA      (1 << 7)        /* Setup active */
5199 +
5200 +/* Bulk IN - Endpoint 1,6,11 */
5201 +#define UDCCS1         __REG(0x40600014)  /* UDC Endpoint 1 (IN) Control/Status Register */
5202 +#define UDCCS6         __REG(0x40600028)  /* UDC Endpoint 6 (IN) Control/Status Register */
5203 +#define UDCCS11                __REG(0x4060003C)  /* UDC Endpoint 11 (IN) Control/Status Register */
5204 +
5205 +#define UDCCS_BI_TFS   (1 << 0)        /* Transmit FIFO service */
5206 +#define UDCCS_BI_TPC   (1 << 1)        /* Transmit packet complete */
5207 +#define UDCCS_BI_FTF   (1 << 2)        /* Flush Tx FIFO */
5208 +#define UDCCS_BI_TUR   (1 << 3)        /* Transmit FIFO underrun */
5209 +#define UDCCS_BI_SST   (1 << 4)        /* Sent stall */
5210 +#define UDCCS_BI_FST   (1 << 5)        /* Force stall */
5211 +#define UDCCS_BI_TSP   (1 << 7)        /* Transmit short packet */
5212 +
5213 +/* Bulk OUT - Endpoint 2,7,12 */
5214 +#define UDCCS2         __REG(0x40600018)  /* UDC Endpoint 2 (OUT) Control/Status Register */
5215 +#define UDCCS7         __REG(0x4060002C)  /* UDC Endpoint 7 (OUT) Control/Status Register */
5216 +#define UDCCS12                __REG(0x40600040)  /* UDC Endpoint 12 (OUT) Control/Status Register */
5217 +
5218 +#define UDCCS_BO_RFS   (1 << 0)        /* Receive FIFO service */
5219 +#define UDCCS_BO_RPC   (1 << 1)        /* Receive packet complete */
5220 +#define UDCCS_BO_DME   (1 << 3)        /* DMA enable */
5221 +#define UDCCS_BO_SST   (1 << 4)        /* Sent stall */
5222 +#define UDCCS_BO_FST   (1 << 5)        /* Force stall */
5223 +#define UDCCS_BO_RNE   (1 << 6)        /* Receive FIFO not empty */
5224 +#define UDCCS_BO_RSP   (1 << 7)        /* Receive short packet */
5225 +
5226 +/* Isochronous IN - Endpoint 3,8,13 */
5227 +#define UDCCS3         __REG(0x4060001C)  /* UDC Endpoint 3 (IN) Control/Status Register */
5228 +#define UDCCS8         __REG(0x40600030)  /* UDC Endpoint 8 (IN) Control/Status Register */
5229 +#define UDCCS13                __REG(0x40600044)  /* UDC Endpoint 13 (IN) Control/Status Register */
5230 +
5231 +#define UDCCS_II_TFS   (1 << 0)        /* Transmit FIFO service */
5232 +#define UDCCS_II_TPC   (1 << 1)        /* Transmit packet complete */
5233 +#define UDCCS_II_FTF   (1 << 2)        /* Flush Tx FIFO */
5234 +#define UDCCS_II_TUR   (1 << 3)        /* Transmit FIFO underrun */
5235 +#define UDCCS_II_TSP   (1 << 7)        /* Transmit short packet */
5236 +
5237 +/* Isochronous OUT - Endpoint 4,9,14 */
5238 +#define UDCCS4         __REG(0x40600020)  /* UDC Endpoint 4 (OUT) Control/Status Register */
5239 +#define UDCCS9         __REG(0x40600034)  /* UDC Endpoint 9 (OUT) Control/Status Register */
5240 +#define UDCCS14                __REG(0x40600048)  /* UDC Endpoint 14 (OUT) Control/Status Register */
5241 +
5242 +#define UDCCS_IO_RFS   (1 << 0)        /* Receive FIFO service */
5243 +#define UDCCS_IO_RPC   (1 << 1)        /* Receive packet complete */
5244 +#define UDCCS_IO_ROF   (1 << 2)        /* Receive overflow */
5245 +#define UDCCS_IO_DME   (1 << 3)        /* DMA enable */
5246 +#define UDCCS_IO_RNE   (1 << 6)        /* Receive FIFO not empty */
5247 +#define UDCCS_IO_RSP   (1 << 7)        /* Receive short packet */
5248 +
5249 +/* Interrupt IN - Endpoint 5,10,15 */
5250 +#define UDCCS5         __REG(0x40600024)  /* UDC Endpoint 5 (Interrupt) Control/Status Register */
5251 +#define UDCCS10                __REG(0x40600038)  /* UDC Endpoint 10 (Interrupt) Control/Status Register */
5252 +#define UDCCS15                __REG(0x4060004C)  /* UDC Endpoint 15 (Interrupt) Control/Status Register */
5253 +
5254 +#define UDCCS_INT_TFS  (1 << 0)        /* Transmit FIFO service */
5255 +#define UDCCS_INT_TPC  (1 << 1)        /* Transmit packet complete */
5256 +#define UDCCS_INT_FTF  (1 << 2)        /* Flush Tx FIFO */
5257 +#define UDCCS_INT_TUR  (1 << 3)        /* Transmit FIFO underrun */
5258 +#define UDCCS_INT_SST  (1 << 4)        /* Sent stall */
5259 +#define UDCCS_INT_FST  (1 << 5)        /* Force stall */
5260 +#define UDCCS_INT_TSP  (1 << 7)        /* Transmit short packet */
5261 +
5262 +#define UFNRH          __REG(0x40600060)  /* UDC Frame Number Register High */
5263 +#define UFNRL          __REG(0x40600064)  /* UDC Frame Number Register Low */
5264 +#define UBCR2          __REG(0x40600068)  /* UDC Byte Count Reg 2 */
5265 +#define UBCR4          __REG(0x4060006c)  /* UDC Byte Count Reg 4 */
5266 +#define UBCR7          __REG(0x40600070)  /* UDC Byte Count Reg 7 */
5267 +#define UBCR9          __REG(0x40600074)  /* UDC Byte Count Reg 9 */
5268 +#define UBCR12         __REG(0x40600078)  /* UDC Byte Count Reg 12 */
5269 +#define UBCR14         __REG(0x4060007c)  /* UDC Byte Count Reg 14 */
5270 +#define UDDR0          __REG(0x40600080)  /* UDC Endpoint 0 Data Register */
5271 +#define UDDR1          __REG(0x40600100)  /* UDC Endpoint 1 Data Register */
5272 +#define UDDR2          __REG(0x40600180)  /* UDC Endpoint 2 Data Register */
5273 +#define UDDR3          __REG(0x40600200)  /* UDC Endpoint 3 Data Register */
5274 +#define UDDR4          __REG(0x40600400)  /* UDC Endpoint 4 Data Register */
5275 +#define UDDR5          __REG(0x406000A0)  /* UDC Endpoint 5 Data Register */
5276 +#define UDDR6          __REG(0x40600600)  /* UDC Endpoint 6 Data Register */
5277 +#define UDDR7          __REG(0x40600680)  /* UDC Endpoint 7 Data Register */
5278 +#define UDDR8          __REG(0x40600700)  /* UDC Endpoint 8 Data Register */
5279 +#define UDDR9          __REG(0x40600900)  /* UDC Endpoint 9 Data Register */
5280 +#define UDDR10         __REG(0x406000C0)  /* UDC Endpoint 10 Data Register */
5281 +#define UDDR11         __REG(0x40600B00)  /* UDC Endpoint 11 Data Register */
5282 +#define UDDR12         __REG(0x40600B80)  /* UDC Endpoint 12 Data Register */
5283 +#define UDDR13         __REG(0x40600C00)  /* UDC Endpoint 13 Data Register */
5284 +#define UDDR14         __REG(0x40600E00)  /* UDC Endpoint 14 Data Register */
5285 +#define UDDR15         __REG(0x406000E0)  /* UDC Endpoint 15 Data Register */
5286 +
5287 +#define UICR0          __REG(0x40600050)  /* UDC Interrupt Control Register 0 */
5288 +
5289 +#define UICR0_IM0      (1 << 0)        /* Interrupt mask ep 0 */
5290 +#define UICR0_IM1      (1 << 1)        /* Interrupt mask ep 1 */
5291 +#define UICR0_IM2      (1 << 2)        /* Interrupt mask ep 2 */
5292 +#define UICR0_IM3      (1 << 3)        /* Interrupt mask ep 3 */
5293 +#define UICR0_IM4      (1 << 4)        /* Interrupt mask ep 4 */
5294 +#define UICR0_IM5      (1 << 5)        /* Interrupt mask ep 5 */
5295 +#define UICR0_IM6      (1 << 6)        /* Interrupt mask ep 6 */
5296 +#define UICR0_IM7      (1 << 7)        /* Interrupt mask ep 7 */
5297 +
5298 +#define UICR1          __REG(0x40600054)  /* UDC Interrupt Control Register 1 */
5299 +
5300 +#define UICR1_IM8      (1 << 0)        /* Interrupt mask ep 8 */
5301 +#define UICR1_IM9      (1 << 1)        /* Interrupt mask ep 9 */
5302 +#define UICR1_IM10     (1 << 2)        /* Interrupt mask ep 10 */
5303 +#define UICR1_IM11     (1 << 3)        /* Interrupt mask ep 11 */
5304 +#define UICR1_IM12     (1 << 4)        /* Interrupt mask ep 12 */
5305 +#define UICR1_IM13     (1 << 5)        /* Interrupt mask ep 13 */
5306 +#define UICR1_IM14     (1 << 6)        /* Interrupt mask ep 14 */
5307 +#define UICR1_IM15     (1 << 7)        /* Interrupt mask ep 15 */
5308 +
5309 +#define USIR0          __REG(0x40600058)  /* UDC Status Interrupt Register 0 */
5310 +
5311 +#define USIR0_IR0      (1 << 0)        /* Interrupt request ep 0 */
5312 +#define USIR0_IR1      (1 << 1)        /* Interrupt request ep 1 */
5313 +#define USIR0_IR2      (1 << 2)        /* Interrupt request ep 2 */
5314 +#define USIR0_IR3      (1 << 3)        /* Interrupt request ep 3 */
5315 +#define USIR0_IR4      (1 << 4)        /* Interrupt request ep 4 */
5316 +#define USIR0_IR5      (1 << 5)        /* Interrupt request ep 5 */
5317 +#define USIR0_IR6      (1 << 6)        /* Interrupt request ep 6 */
5318 +#define USIR0_IR7      (1 << 7)        /* Interrupt request ep 7 */
5319 +
5320 +#define USIR1          __REG(0x4060005C)  /* UDC Status Interrupt Register 1 */
5321 +
5322 +#define USIR1_IR8      (1 << 0)        /* Interrupt request ep 8 */
5323 +#define USIR1_IR9      (1 << 1)        /* Interrupt request ep 9 */
5324 +#define USIR1_IR10     (1 << 2)        /* Interrupt request ep 10 */
5325 +#define USIR1_IR11     (1 << 3)        /* Interrupt request ep 11 */
5326 +#define USIR1_IR12     (1 << 4)        /* Interrupt request ep 12 */
5327 +#define USIR1_IR13     (1 << 5)        /* Interrupt request ep 13 */
5328 +#define USIR1_IR14     (1 << 6)        /* Interrupt request ep 14 */
5329 +#define USIR1_IR15     (1 << 7)        /* Interrupt request ep 15 */
5330 +
5331 +#elif defined(CONFIG_PXA27x)
5332 +
5333 +#define UDCCR           __REG(0x40600000) /* UDC Control Register */
5334 +#define UDCCR_OEN      (1 << 31)       /* On-the-Go Enable */
5335 +#define UDCCR_AALTHNP  (1 << 30)       /* A-device Alternate Host Negotiation
5336 +                                          Protocol Port Support */
5337 +#define UDCCR_AHNP     (1 << 29)       /* A-device Host Negotiation Protocol
5338 +                                          Support */
5339 +#define UDCCR_BHNP     (1 << 28)       /* B-device Host Negotiation Protocol
5340 +                                          Enable */
5341 +#define UDCCR_DWRE     (1 << 16)       /* Device Remote Wake-up Enable */
5342 +#define UDCCR_ACN      (0x03 << 11)    /* Active UDC configuration Number */
5343 +#define UDCCR_ACN_S    11
5344 +#define UDCCR_AIN      (0x07 << 8)     /* Active UDC interface Number */
5345 +#define UDCCR_AIN_S    8
5346 +#define UDCCR_AAISN    (0x07 << 5)     /* Active UDC Alternate Interface
5347 +                                          Setting Number */
5348 +#define UDCCR_AAISN_S  5
5349 +#define UDCCR_SMAC     (1 << 4)        /* Switch Endpoint Memory to Active
5350 +                                          Configuration */
5351 +#define UDCCR_EMCE     (1 << 3)        /* Endpoint Memory Configuration
5352 +                                          Error */
5353 +#define UDCCR_UDR      (1 << 2)        /* UDC Resume */
5354 +#define UDCCR_UDA      (1 << 1)        /* UDC Active */
5355 +#define UDCCR_UDE      (1 << 0)        /* UDC Enable */
5356 +
5357 +#define UDCICR0         __REG(0x40600004) /* UDC Interrupt Control Register0 */
5358 +#define UDCICR1         __REG(0x40600008) /* UDC Interrupt Control Register1 */
5359 +#define UDCICR_FIFOERR (1 << 1)        /* FIFO Error interrupt for EP */
5360 +#define UDCICR_PKTCOMPL (1 << 0)       /* Packet Complete interrupt for EP */
5361 +
5362 +#define UDC_INT_FIFOERROR  (0x2)
5363 +#define UDC_INT_PACKETCMP  (0x1)
5364 +
5365 +#define UDCICR_INT(n,intr) (((intr) & 0x03) << (((n) & 0x0F) * 2))
5366 +#define UDCICR1_IECC   (1 << 31)       /* IntEn - Configuration Change */
5367 +#define UDCICR1_IESOF  (1 << 30)       /* IntEn - Start of Frame */
5368 +#define UDCICR1_IERU   (1 << 29)       /* IntEn - Resume */
5369 +#define UDCICR1_IESU   (1 << 28)       /* IntEn - Suspend */
5370 +#define UDCICR1_IERS   (1 << 27)       /* IntEn - Reset */
5371 +
5372 +#define UDCISR0         __REG(0x4060000C) /* UDC Interrupt Status Register 0 */
5373 +#define UDCISR1         __REG(0x40600010) /* UDC Interrupt Status Register 1 */
5374 +#define UDCISR_INT(n,intr) (((intr) & 0x03) << (((n) & 0x0F) * 2))
5375 +#define UDCISR1_IRCC   (1 << 31)       /* IntReq - Configuration Change */
5376 +#define UDCISR1_IRSOF  (1 << 30)       /* IntReq - Start of Frame */
5377 +#define UDCISR1_IRRU   (1 << 29)       /* IntReq - Resume */
5378 +#define UDCISR1_IRSU   (1 << 28)       /* IntReq - Suspend */
5379 +#define UDCISR1_IRRS   (1 << 27)       /* IntReq - Reset */
5380 +
5381 +#define UDCFNR          __REG(0x40600014) /* UDC Frame Number Register */
5382 +#define UDCOTGICR      __REG(0x40600018) /* UDC On-The-Go interrupt control */
5383 +#define UDCOTGICR_IESF (1 << 24)       /* OTG SET_FEATURE command recvd */
5384 +#define UDCOTGICR_IEXR (1 << 17)       /* Extra Transciever Interrupt
5385 +                                          Rising Edge Interrupt Enable */
5386 +#define UDCOTGICR_IEXF (1 << 16)       /* Extra Transciever Interrupt
5387 +                                          Falling Edge Interrupt Enable */
5388 +#define UDCOTGICR_IEVV40R (1 << 9)     /* OTG Vbus Valid 4.0V Rising Edge
5389 +                                          Interrupt Enable */
5390 +#define UDCOTGICR_IEVV40F (1 << 8)     /* OTG Vbus Valid 4.0V Falling Edge
5391 +                                          Interrupt Enable */
5392 +#define UDCOTGICR_IEVV44R (1 << 7)     /* OTG Vbus Valid 4.4V Rising Edge
5393 +                                          Interrupt Enable */
5394 +#define UDCOTGICR_IEVV44F (1 << 6)     /* OTG Vbus Valid 4.4V Falling Edge
5395 +                                          Interrupt Enable */
5396 +#define UDCOTGICR_IESVR        (1 << 5)        /* OTG Session Valid Rising Edge
5397 +                                          Interrupt Enable */
5398 +#define UDCOTGICR_IESVF        (1 << 4)        /* OTG Session Valid Falling Edge
5399 +                                          Interrupt Enable */
5400 +#define UDCOTGICR_IESDR        (1 << 3)        /* OTG A-Device SRP Detect Rising
5401 +                                          Edge Interrupt Enable */
5402 +#define UDCOTGICR_IESDF        (1 << 2)        /* OTG A-Device SRP Detect Falling
5403 +                                          Edge Interrupt Enable */
5404 +#define UDCOTGICR_IEIDR        (1 << 1)        /* OTG ID Change Rising Edge
5405 +                                          Interrupt Enable */
5406 +#define UDCOTGICR_IEIDF        (1 << 0)        /* OTG ID Change Falling Edge
5407 +                                          Interrupt Enable */
5408 +
5409 +#define UP2OCR           __REG(0x40600020)  /* USB Port 2 Output Control register */
5410 +
5411 +#define UP2OCR_CPVEN   (1 << 0)        /* Charge Pump Vbus Enable */
5412 +#define UP2OCR_CPVPE   (1 << 1)        /* Charge Pump Vbus Pulse Enable */
5413 +#define UP2OCR_DPPDE   (1 << 2)        /* Host Port 2 Transceiver D+ Pull Down Enable */
5414 +#define UP2OCR_DMPDE   (1 << 3)        /* Host Port 2 Transceiver D- Pull Down Enable */
5415 +#define UP2OCR_DPPUE   (1 << 4)        /* Host Port 2 Transceiver D+ Pull Up Enable */
5416 +#define UP2OCR_DMPUE   (1 << 5)        /* Host Port 2 Transceiver D- Pull Up Enable */
5417 +#define UP2OCR_DPPUBE  (1 << 6)        /* Host Port 2 Transceiver D+ Pull Up Bypass Enable */
5418 +#define UP2OCR_DMPUBE  (1 << 7)        /* Host Port 2 Transceiver D- Pull Up Bypass Enable */
5419 +#define UP2OCR_EXSP            (1 << 8)        /* External Transceiver Speed Control */
5420 +#define UP2OCR_EXSUS   (1 << 9)        /* External Transceiver Speed Enable */
5421 +#define UP2OCR_IDON            (1 << 10)       /* OTG ID Read Enable */
5422 +#define UP2OCR_HXS             (1 << 16)       /* Host Port 2 Transceiver Output Select */
5423 +#define UP2OCR_HXOE            (1 << 17)       /* Host Port 2 Transceiver Output Enable */
5424 +#define UP2OCR_SEOS            (1 << 24)       /* Single-Ended Output Select */
5425 +
5426 +#define UDCCSN(x)      __REG2(0x40600100, (x) << 2)
5427 +#define UDCCSR0         __REG(0x40600100) /* UDC Control/Status register - Endpoint 0 */
5428 +#define UDCCSR0_SA     (1 << 7)        /* Setup Active */
5429 +#define UDCCSR0_RNE    (1 << 6)        /* Receive FIFO Not Empty */
5430 +#define UDCCSR0_FST    (1 << 5)        /* Force Stall */
5431 +#define UDCCSR0_SST    (1 << 4)        /* Sent Stall */
5432 +#define UDCCSR0_DME    (1 << 3)        /* DMA Enable */
5433 +#define UDCCSR0_FTF    (1 << 2)        /* Flush Transmit FIFO */
5434 +#define UDCCSR0_IPR    (1 << 1)        /* IN Packet Ready */
5435 +#define UDCCSR0_OPC    (1 << 0)        /* OUT Packet Complete */
5436 +
5437 +#define UDCCSRA         __REG(0x40600104) /* UDC Control/Status register - Endpoint A */
5438 +#define UDCCSRB         __REG(0x40600108) /* UDC Control/Status register - Endpoint B */
5439 +#define UDCCSRC         __REG(0x4060010C) /* UDC Control/Status register - Endpoint C */
5440 +#define UDCCSRD         __REG(0x40600110) /* UDC Control/Status register - Endpoint D */
5441 +#define UDCCSRE         __REG(0x40600114) /* UDC Control/Status register - Endpoint E */
5442 +#define UDCCSRF         __REG(0x40600118) /* UDC Control/Status register - Endpoint F */
5443 +#define UDCCSRG         __REG(0x4060011C) /* UDC Control/Status register - Endpoint G */
5444 +#define UDCCSRH         __REG(0x40600120) /* UDC Control/Status register - Endpoint H */
5445 +#define UDCCSRI         __REG(0x40600124) /* UDC Control/Status register - Endpoint I */
5446 +#define UDCCSRJ         __REG(0x40600128) /* UDC Control/Status register - Endpoint J */
5447 +#define UDCCSRK         __REG(0x4060012C) /* UDC Control/Status register - Endpoint K */
5448 +#define UDCCSRL         __REG(0x40600130) /* UDC Control/Status register - Endpoint L */
5449 +#define UDCCSRM         __REG(0x40600134) /* UDC Control/Status register - Endpoint M */
5450 +#define UDCCSRN         __REG(0x40600138) /* UDC Control/Status register - Endpoint N */
5451 +#define UDCCSRP         __REG(0x4060013C) /* UDC Control/Status register - Endpoint P */
5452 +#define UDCCSRQ         __REG(0x40600140) /* UDC Control/Status register - Endpoint Q */
5453 +#define UDCCSRR         __REG(0x40600144) /* UDC Control/Status register - Endpoint R */
5454 +#define UDCCSRS         __REG(0x40600148) /* UDC Control/Status register - Endpoint S */
5455 +#define UDCCSRT         __REG(0x4060014C) /* UDC Control/Status register - Endpoint T */
5456 +#define UDCCSRU         __REG(0x40600150) /* UDC Control/Status register - Endpoint U */
5457 +#define UDCCSRV         __REG(0x40600154) /* UDC Control/Status register - Endpoint V */
5458 +#define UDCCSRW         __REG(0x40600158) /* UDC Control/Status register - Endpoint W */
5459 +#define UDCCSRX         __REG(0x4060015C) /* UDC Control/Status register - Endpoint X */
5460 +
5461 +#define UDCCSR_DPE     (1 << 9)        /* Data Packet Error */
5462 +#define UDCCSR_FEF     (1 << 8)        /* Flush Endpoint FIFO */
5463 +#define UDCCSR_SP      (1 << 7)        /* Short Packet Control/Status */
5464 +#define UDCCSR_BNE     (1 << 6)        /* Buffer Not Empty (IN endpoints) */
5465 +#define UDCCSR_BNF     (1 << 6)        /* Buffer Not Full (OUT endpoints) */
5466 +#define UDCCSR_FST     (1 << 5)        /* Force STALL */
5467 +#define UDCCSR_SST     (1 << 4)        /* Sent STALL */
5468 +#define UDCCSR_DME     (1 << 3)        /* DMA Enable */
5469 +#define UDCCSR_TRN     (1 << 2)        /* Tx/Rx NAK */
5470 +#define UDCCSR_PC      (1 << 1)        /* Packet Complete */
5471 +#define UDCCSR_FS      (1 << 0)        /* FIFO needs service */
5472 +
5473 +#define UDCBCN(x)      __REG2(0x40600200, (x)<<2)
5474 +#define UDCBCR0         __REG(0x40600200) /* Byte Count Register - EP0 */
5475 +#define UDCBCRA         __REG(0x40600204) /* Byte Count Register - EPA */
5476 +#define UDCBCRB         __REG(0x40600208) /* Byte Count Register - EPB */
5477 +#define UDCBCRC         __REG(0x4060020C) /* Byte Count Register - EPC */
5478 +#define UDCBCRD         __REG(0x40600210) /* Byte Count Register - EPD */
5479 +#define UDCBCRE         __REG(0x40600214) /* Byte Count Register - EPE */
5480 +#define UDCBCRF         __REG(0x40600218) /* Byte Count Register - EPF */
5481 +#define UDCBCRG         __REG(0x4060021C) /* Byte Count Register - EPG */
5482 +#define UDCBCRH         __REG(0x40600220) /* Byte Count Register - EPH */
5483 +#define UDCBCRI         __REG(0x40600224) /* Byte Count Register - EPI */
5484 +#define UDCBCRJ         __REG(0x40600228) /* Byte Count Register - EPJ */
5485 +#define UDCBCRK         __REG(0x4060022C) /* Byte Count Register - EPK */
5486 +#define UDCBCRL         __REG(0x40600230) /* Byte Count Register - EPL */
5487 +#define UDCBCRM         __REG(0x40600234) /* Byte Count Register - EPM */
5488 +#define UDCBCRN         __REG(0x40600238) /* Byte Count Register - EPN */
5489 +#define UDCBCRP         __REG(0x4060023C) /* Byte Count Register - EPP */
5490 +#define UDCBCRQ         __REG(0x40600240) /* Byte Count Register - EPQ */
5491 +#define UDCBCRR         __REG(0x40600244) /* Byte Count Register - EPR */
5492 +#define UDCBCRS         __REG(0x40600248) /* Byte Count Register - EPS */
5493 +#define UDCBCRT         __REG(0x4060024C) /* Byte Count Register - EPT */
5494 +#define UDCBCRU         __REG(0x40600250) /* Byte Count Register - EPU */
5495 +#define UDCBCRV         __REG(0x40600254) /* Byte Count Register - EPV */
5496 +#define UDCBCRW         __REG(0x40600258) /* Byte Count Register - EPW */
5497 +#define UDCBCRX         __REG(0x4060025C) /* Byte Count Register - EPX */
5498 +
5499 +#define UDCDN(x)       __REG2(0x40600300, (x)<<2)
5500 +#define PHYS_UDCDN(x)  (0x40600300 + ((x)<<2))
5501 +#define PUDCDN(x)      (volatile u32 *)(io_p2v(PHYS_UDCDN((x))))
5502 +#define UDCDR0          __REG(0x40600300) /* Data Register - EP0 */
5503 +#define UDCDRA          __REG(0x40600304) /* Data Register - EPA */
5504 +#define UDCDRB          __REG(0x40600308) /* Data Register - EPB */
5505 +#define UDCDRC          __REG(0x4060030C) /* Data Register - EPC */
5506 +#define UDCDRD          __REG(0x40600310) /* Data Register - EPD */
5507 +#define UDCDRE          __REG(0x40600314) /* Data Register - EPE */
5508 +#define UDCDRF          __REG(0x40600318) /* Data Register - EPF */
5509 +#define UDCDRG          __REG(0x4060031C) /* Data Register - EPG */
5510 +#define UDCDRH          __REG(0x40600320) /* Data Register - EPH */
5511 +#define UDCDRI          __REG(0x40600324) /* Data Register - EPI */
5512 +#define UDCDRJ          __REG(0x40600328) /* Data Register - EPJ */
5513 +#define UDCDRK          __REG(0x4060032C) /* Data Register - EPK */
5514 +#define UDCDRL          __REG(0x40600330) /* Data Register - EPL */
5515 +#define UDCDRM          __REG(0x40600334) /* Data Register - EPM */
5516 +#define UDCDRN          __REG(0x40600338) /* Data Register - EPN */
5517 +#define UDCDRP          __REG(0x4060033C) /* Data Register - EPP */
5518 +#define UDCDRQ          __REG(0x40600340) /* Data Register - EPQ */
5519 +#define UDCDRR          __REG(0x40600344) /* Data Register - EPR */
5520 +#define UDCDRS          __REG(0x40600348) /* Data Register - EPS */
5521 +#define UDCDRT          __REG(0x4060034C) /* Data Register - EPT */
5522 +#define UDCDRU          __REG(0x40600350) /* Data Register - EPU */
5523 +#define UDCDRV          __REG(0x40600354) /* Data Register - EPV */
5524 +#define UDCDRW          __REG(0x40600358) /* Data Register - EPW */
5525 +#define UDCDRX          __REG(0x4060035C) /* Data Register - EPX */
5526 +
5527 +#define UDCCN(x)       __REG2(0x40600400, (x)<<2)
5528 +#define UDCCRA          __REG(0x40600404) /* Configuration register EPA */
5529 +#define UDCCRB          __REG(0x40600408) /* Configuration register EPB */
5530 +#define UDCCRC          __REG(0x4060040C) /* Configuration register EPC */
5531 +#define UDCCRD          __REG(0x40600410) /* Configuration register EPD */
5532 +#define UDCCRE          __REG(0x40600414) /* Configuration register EPE */
5533 +#define UDCCRF          __REG(0x40600418) /* Configuration register EPF */
5534 +#define UDCCRG          __REG(0x4060041C) /* Configuration register EPG */
5535 +#define UDCCRH          __REG(0x40600420) /* Configuration register EPH */
5536 +#define UDCCRI          __REG(0x40600424) /* Configuration register EPI */
5537 +#define UDCCRJ          __REG(0x40600428) /* Configuration register EPJ */
5538 +#define UDCCRK          __REG(0x4060042C) /* Configuration register EPK */
5539 +#define UDCCRL          __REG(0x40600430) /* Configuration register EPL */
5540 +#define UDCCRM          __REG(0x40600434) /* Configuration register EPM */
5541 +#define UDCCRN          __REG(0x40600438) /* Configuration register EPN */
5542 +#define UDCCRP          __REG(0x4060043C) /* Configuration register EPP */
5543 +#define UDCCRQ          __REG(0x40600440) /* Configuration register EPQ */
5544 +#define UDCCRR          __REG(0x40600444) /* Configuration register EPR */
5545 +#define UDCCRS          __REG(0x40600448) /* Configuration register EPS */
5546 +#define UDCCRT          __REG(0x4060044C) /* Configuration register EPT */
5547 +#define UDCCRU          __REG(0x40600450) /* Configuration register EPU */
5548 +#define UDCCRV          __REG(0x40600454) /* Configuration register EPV */
5549 +#define UDCCRW          __REG(0x40600458) /* Configuration register EPW */
5550 +#define UDCCRX          __REG(0x4060045C) /* Configuration register EPX */
5551 +
5552 +#define UDCCONR_CN     (0x03 << 25)    /* Configuration Number */
5553 +#define UDCCONR_CN_S   (25)
5554 +#define UDCCONR_IN     (0x07 << 22)    /* Interface Number */
5555 +#define UDCCONR_IN_S   (22)
5556 +#define UDCCONR_AISN   (0x07 << 19)    /* Alternate Interface Number */
5557 +#define UDCCONR_AISN_S (19)
5558 +#define UDCCONR_EN     (0x0f << 15)    /* Endpoint Number */
5559 +#define UDCCONR_EN_S   (15)
5560 +#define UDCCONR_ET     (0x03 << 13)    /* Endpoint Type: */
5561 +#define UDCCONR_ET_S   (13)
5562 +#define UDCCONR_ET_INT (0x03 << 13)    /*   Interrupt */
5563 +#define UDCCONR_ET_BULK        (0x02 << 13)    /*   Bulk */
5564 +#define UDCCONR_ET_ISO (0x01 << 13)    /*   Isochronous */
5565 +#define UDCCONR_ET_NU  (0x00 << 13)    /*   Not used */
5566 +#define UDCCONR_ED     (1 << 12)       /* Endpoint Direction */
5567 +#define UDCCONR_MPS    (0x3ff << 2)    /* Maximum Packet Size */
5568 +#define UDCCONR_MPS_S  (2)
5569 +#define UDCCONR_DE     (1 << 1)        /* Double Buffering Enable */
5570 +#define UDCCONR_EE     (1 << 0)        /* Endpoint Enable */
5571 +
5572 +
5573 +#define UDC_INT_FIFOERROR  (0x2)
5574 +#define UDC_INT_PACKETCMP  (0x1)
5575 +
5576 +#define UDC_FNR_MASK     (0x7ff)
5577 +
5578 +#define UDCCSR_WR_MASK   (UDCCSR_DME|UDCCSR_FST)
5579 +#define UDC_BCR_MASK    (0x3ff)
5580 +#endif
5581 +
5582 +/*
5583 + * Fast Infrared Communication Port
5584 + */
5585 +
5586 +#define FICP           __REG(0x40800000)  /* Start of FICP area */
5587 +#define ICCR0          __REG(0x40800000)  /* ICP Control Register 0 */
5588 +#define ICCR1          __REG(0x40800004)  /* ICP Control Register 1 */
5589 +#define ICCR2          __REG(0x40800008)  /* ICP Control Register 2 */
5590 +#define ICDR           __REG(0x4080000c)  /* ICP Data Register */
5591 +#define ICSR0          __REG(0x40800014)  /* ICP Status Register 0 */
5592 +#define ICSR1          __REG(0x40800018)  /* ICP Status Register 1 */
5593 +
5594 +#define ICCR0_AME      (1 << 7)        /* Address match enable */
5595 +#define ICCR0_TIE      (1 << 6)        /* Transmit FIFO interrupt enable */
5596 +#define ICCR0_RIE      (1 << 5)        /* Recieve FIFO interrupt enable */
5597 +#define ICCR0_RXE      (1 << 4)        /* Receive enable */
5598 +#define ICCR0_TXE      (1 << 3)        /* Transmit enable */
5599 +#define ICCR0_TUS      (1 << 2)        /* Transmit FIFO underrun select */
5600 +#define ICCR0_LBM      (1 << 1)        /* Loopback mode */
5601 +#define ICCR0_ITR      (1 << 0)        /* IrDA transmission */
5602 +
5603 +#define ICCR2_RXP       (1 << 3)       /* Receive Pin Polarity select */
5604 +#define ICCR2_TXP       (1 << 2)       /* Transmit Pin Polarity select */
5605 +#define ICCR2_TRIG     (3 << 0)        /* Receive FIFO Trigger threshold */
5606 +#define ICCR2_TRIG_8    (0 << 0)       /*      >= 8 bytes */
5607 +#define ICCR2_TRIG_16   (1 << 0)       /*      >= 16 bytes */
5608 +#define ICCR2_TRIG_32   (2 << 0)       /*      >= 32 bytes */
5609 +
5610 +#ifdef CONFIG_PXA27x
5611 +#define ICSR0_EOC      (1 << 6)        /* DMA End of Descriptor Chain */
5612 +#endif
5613 +#define ICSR0_FRE      (1 << 5)        /* Framing error */
5614 +#define ICSR0_RFS      (1 << 4)        /* Receive FIFO service request */
5615 +#define ICSR0_TFS      (1 << 3)        /* Transnit FIFO service request */
5616 +#define ICSR0_RAB      (1 << 2)        /* Receiver abort */
5617 +#define ICSR0_TUR      (1 << 1)        /* Trunsmit FIFO underun */
5618 +#define ICSR0_EIF      (1 << 0)        /* End/Error in FIFO */
5619 +
5620 +#define ICSR1_ROR      (1 << 6)        /* Receiver FIFO underrun  */
5621 +#define ICSR1_CRE      (1 << 5)        /* CRC error */
5622 +#define ICSR1_EOF      (1 << 4)        /* End of frame */
5623 +#define ICSR1_TNF      (1 << 3)        /* Transmit FIFO not full */
5624 +#define ICSR1_RNE      (1 << 2)        /* Receive FIFO not empty */
5625 +#define ICSR1_TBY      (1 << 1)        /* Tramsmiter busy flag */
5626 +#define ICSR1_RSY      (1 << 0)        /* Recevier synchronized flag */
5627 +
5628 +
5629 +/*
5630 + * Real Time Clock
5631 + */
5632 +
5633 +#define RCNR           __REG(0x40900000)  /* RTC Count Register */
5634 +#define RTAR           __REG(0x40900004)  /* RTC Alarm Register */
5635 +#define RTSR           __REG(0x40900008)  /* RTC Status Register */
5636 +#define RTTR           __REG(0x4090000C)  /* RTC Timer Trim Register */
5637 +#define PIAR           __REG(0x40900038)  /* Periodic Interrupt Alarm Register */
5638 +
5639 +#define RTSR_PICE      (1 << 15)       /* Periodic interrupt count enable */
5640 +#define RTSR_PIALE     (1 << 14)       /* Periodic interrupt Alarm enable */
5641 +#define RTSR_HZE       (1 << 3)        /* HZ interrupt enable */
5642 +#define RTSR_ALE       (1 << 2)        /* RTC alarm interrupt enable */
5643 +#define RTSR_HZ                (1 << 1)        /* HZ rising-edge detected */
5644 +#define RTSR_AL                (1 << 0)        /* RTC alarm detected */
5645 +
5646 +
5647 +/*
5648 + * OS Timer & Match Registers
5649 + */
5650 +
5651 +#define OSMR0          __REG(0x40A00000)  /* */
5652 +#define OSMR1          __REG(0x40A00004)  /* */
5653 +#define OSMR2          __REG(0x40A00008)  /* */
5654 +#define OSMR3          __REG(0x40A0000C)  /* */
5655 +#define OSMR4          __REG(0x40A00080)  /* */
5656 +#define OSCR           __REG(0x40A00010)  /* OS Timer Counter Register */
5657 +#define OSCR4          __REG(0x40A00040)  /* OS Timer Counter Register */
5658 +#define OMCR4          __REG(0x40A000C0)  /* */
5659 +#define OSSR           __REG(0x40A00014)  /* OS Timer Status Register */
5660 +#define OWER           __REG(0x40A00018)  /* OS Timer Watchdog Enable Register */
5661 +#define OIER           __REG(0x40A0001C)  /* OS Timer Interrupt Enable Register */
5662 +
5663 +#define OSSR_M3                (1 << 3)        /* Match status channel 3 */
5664 +#define OSSR_M2                (1 << 2)        /* Match status channel 2 */
5665 +#define OSSR_M1                (1 << 1)        /* Match status channel 1 */
5666 +#define OSSR_M0                (1 << 0)        /* Match status channel 0 */
5667 +
5668 +#define OWER_WME       (1 << 0)        /* Watchdog Match Enable */
5669 +
5670 +#define OIER_E3                (1 << 3)        /* Interrupt enable channel 3 */
5671 +#define OIER_E2                (1 << 2)        /* Interrupt enable channel 2 */
5672 +#define OIER_E1                (1 << 1)        /* Interrupt enable channel 1 */
5673 +#define OIER_E0                (1 << 0)        /* Interrupt enable channel 0 */
5674 +
5675 +
5676 +/*
5677 + * Pulse Width Modulator
5678 + */
5679 +
5680 +#define PWM_CTRL0      __REG(0x40B00000)  /* PWM 0 Control Register */
5681 +#define PWM_PWDUTY0    __REG(0x40B00004)  /* PWM 0 Duty Cycle Register */
5682 +#define PWM_PERVAL0    __REG(0x40B00008)  /* PWM 0 Period Control Register */
5683 +
5684 +#define PWM_CTRL1      __REG(0x40C00000)  /* PWM 1Control Register */
5685 +#define PWM_PWDUTY1    __REG(0x40C00004)  /* PWM 1 Duty Cycle Register */
5686 +#define PWM_PERVAL1    __REG(0x40C00008)  /* PWM 1 Period Control Register */
5687 +
5688 +
5689 +/*
5690 + * Interrupt Controller
5691 + */
5692 +
5693 +#define ICIP           __REG(0x40D00000)  /* Interrupt Controller IRQ Pending Register */
5694 +#define ICMR           __REG(0x40D00004)  /* Interrupt Controller Mask Register */
5695 +#define ICLR           __REG(0x40D00008)  /* Interrupt Controller Level Register */
5696 +#define ICFP           __REG(0x40D0000C)  /* Interrupt Controller FIQ Pending Register */
5697 +#define ICPR           __REG(0x40D00010)  /* Interrupt Controller Pending Register */
5698 +#define ICCR           __REG(0x40D00014)  /* Interrupt Controller Control Register */
5699 +
5700 +
5701 +/*
5702 + * General Purpose I/O
5703 + */
5704 +
5705 +#define GPIO0_BASE     ((void __iomem *)io_p2v(0x40E00000))
5706 +#define GPIO1_BASE     ((void __iomem *)io_p2v(0x40E00004))
5707 +#define GPIO2_BASE     ((void __iomem *)io_p2v(0x40E00008))
5708 +#define GPIO3_BASE     ((void __iomem *)io_p2v(0x40E00100))
5709 +
5710 +#define GPLR_OFFSET    0x00
5711 +#define GPDR_OFFSET    0x0C
5712 +#define GPSR_OFFSET    0x18
5713 +#define GPCR_OFFSET    0x24
5714 +#define GRER_OFFSET    0x30
5715 +#define GFER_OFFSET    0x3C
5716 +#define GEDR_OFFSET    0x48
5717 +
5718 +#define GPLR0          __REG(0x40E00000)  /* GPIO Pin-Level Register GPIO<31:0> */
5719 +#define GPLR1          __REG(0x40E00004)  /* GPIO Pin-Level Register GPIO<63:32> */
5720 +#define GPLR2          __REG(0x40E00008)  /* GPIO Pin-Level Register GPIO<80:64> */
5721 +
5722 +#define GPDR0          __REG(0x40E0000C)  /* GPIO Pin Direction Register GPIO<31:0> */
5723 +#define GPDR1          __REG(0x40E00010)  /* GPIO Pin Direction Register GPIO<63:32> */
5724 +#define GPDR2          __REG(0x40E00014)  /* GPIO Pin Direction Register GPIO<80:64> */
5725 +
5726 +#define GPSR0          __REG(0x40E00018)  /* GPIO Pin Output Set Register GPIO<31:0> */
5727 +#define GPSR1          __REG(0x40E0001C)  /* GPIO Pin Output Set Register GPIO<63:32> */
5728 +#define GPSR2          __REG(0x40E00020)  /* GPIO Pin Output Set Register GPIO<80:64> */
5729 +
5730 +#define GPCR0          __REG(0x40E00024)  /* GPIO Pin Output Clear Register GPIO<31:0> */
5731 +#define GPCR1          __REG(0x40E00028)  /* GPIO Pin Output Clear Register GPIO <63:32> */
5732 +#define GPCR2          __REG(0x40E0002C)  /* GPIO Pin Output Clear Register GPIO <80:64> */
5733 +
5734 +#define GRER0          __REG(0x40E00030)  /* GPIO Rising-Edge Detect Register GPIO<31:0> */
5735 +#define GRER1          __REG(0x40E00034)  /* GPIO Rising-Edge Detect Register GPIO<63:32> */
5736 +#define GRER2          __REG(0x40E00038)  /* GPIO Rising-Edge Detect Register GPIO<80:64> */
5737 +
5738 +#define GFER0          __REG(0x40E0003C)  /* GPIO Falling-Edge Detect Register GPIO<31:0> */
5739 +#define GFER1          __REG(0x40E00040)  /* GPIO Falling-Edge Detect Register GPIO<63:32> */
5740 +#define GFER2          __REG(0x40E00044)  /* GPIO Falling-Edge Detect Register GPIO<80:64> */
5741 +
5742 +#define GEDR0          __REG(0x40E00048)  /* GPIO Edge Detect Status Register GPIO<31:0> */
5743 +#define GEDR1          __REG(0x40E0004C)  /* GPIO Edge Detect Status Register GPIO<63:32> */
5744 +#define GEDR2          __REG(0x40E00050)  /* GPIO Edge Detect Status Register GPIO<80:64> */
5745 +
5746 +#define GAFR0_L                __REG(0x40E00054)  /* GPIO Alternate Function Select Register GPIO<15:0> */
5747 +#define GAFR0_U                __REG(0x40E00058)  /* GPIO Alternate Function Select Register GPIO<31:16> */
5748 +#define GAFR1_L                __REG(0x40E0005C)  /* GPIO Alternate Function Select Register GPIO<47:32> */
5749 +#define GAFR1_U                __REG(0x40E00060)  /* GPIO Alternate Function Select Register GPIO<63:48> */
5750 +#define GAFR2_L                __REG(0x40E00064)  /* GPIO Alternate Function Select Register GPIO<79:64> */
5751 +#define GAFR2_U                __REG(0x40E00068)  /* GPIO Alternate Function Select Register GPIO<95-80> */
5752 +#define GAFR3_L                __REG(0x40E0006C)  /* GPIO Alternate Function Select Register GPIO<111:96> */
5753 +#define GAFR3_U                __REG(0x40E00070)  /* GPIO Alternate Function Select Register GPIO<127:112> */
5754 +
5755 +#define GPLR3          __REG(0x40E00100)  /* GPIO Pin-Level Register GPIO<127:96> */
5756 +#define GPDR3          __REG(0x40E0010C)  /* GPIO Pin Direction Register GPIO<127:96> */
5757 +#define GPSR3          __REG(0x40E00118)  /* GPIO Pin Output Set Register GPIO<127:96> */
5758 +#define GPCR3          __REG(0x40E00124)  /* GPIO Pin Output Clear Register GPIO<127:96> */
5759 +#define GRER3          __REG(0x40E00130)  /* GPIO Rising-Edge Detect Register GPIO<127:96> */
5760 +#define GFER3          __REG(0x40E0013C)  /* GPIO Falling-Edge Detect Register GPIO<127:96> */
5761 +#define GEDR3          __REG(0x40E00148)  /* GPIO Edge Detect Status Register GPIO<127:96> */
5762 +
5763 +/* More handy macros.  The argument is a literal GPIO number. */
5764 +
5765 +#define GPIO_bit(x)    (1 << ((x) & 0x1f))
5766 +
5767 +#if defined(CONFIG_PXA27x) || defined(CONFIG_PXA3xx)
5768 +
5769 +/* Interrupt Controller */
5770 +
5771 +#define ICIP2          __REG(0x40D0009C)  /* Interrupt Controller IRQ Pending Register 2 */
5772 +#define ICMR2          __REG(0x40D000A0)  /* Interrupt Controller Mask Register 2 */
5773 +#define ICLR2          __REG(0x40D000A4)  /* Interrupt Controller Level Register 2 */
5774 +#define ICFP2          __REG(0x40D000A8)  /* Interrupt Controller FIQ Pending Register 2 */
5775 +#define ICPR2          __REG(0x40D000AC)  /* Interrupt Controller Pending Register 2 */
5776 +
5777 +#define _GPLR(x)       __REG2(0x40E00000, ((x) & 0x60) >> 3)
5778 +#define _GPDR(x)       __REG2(0x40E0000C, ((x) & 0x60) >> 3)
5779 +#define _GPSR(x)       __REG2(0x40E00018, ((x) & 0x60) >> 3)
5780 +#define _GPCR(x)       __REG2(0x40E00024, ((x) & 0x60) >> 3)
5781 +#define _GRER(x)       __REG2(0x40E00030, ((x) & 0x60) >> 3)
5782 +#define _GFER(x)       __REG2(0x40E0003C, ((x) & 0x60) >> 3)
5783 +#define _GEDR(x)       __REG2(0x40E00048, ((x) & 0x60) >> 3)
5784 +#define _GAFR(x)       __REG2(0x40E00054, ((x) & 0x70) >> 2)
5785 +
5786 +#define GPLR(x)        (*((((x) & 0x7f) < 96) ? &_GPLR(x) : &GPLR3))
5787 +#define GPDR(x)                (*((((x) & 0x7f) < 96) ? &_GPDR(x) : &GPDR3))
5788 +#define GPSR(x)                (*((((x) & 0x7f) < 96) ? &_GPSR(x) : &GPSR3))
5789 +#define GPCR(x)                (*((((x) & 0x7f) < 96) ? &_GPCR(x) : &GPCR3))
5790 +#define GRER(x)                (*((((x) & 0x7f) < 96) ? &_GRER(x) : &GRER3))
5791 +#define GFER(x)                (*((((x) & 0x7f) < 96) ? &_GFER(x) : &GFER3))
5792 +#define GEDR(x)                (*((((x) & 0x7f) < 96) ? &_GEDR(x) : &GEDR3))
5793 +#define GAFR(x)                (*((((x) & 0x7f) < 96) ? &_GAFR(x) : \
5794 +                        ((((x) & 0x7f) < 112) ? &GAFR3_L : &GAFR3_U)))
5795 +#else
5796 +
5797 +#define GPLR(x)                __REG2(0x40E00000, ((x) & 0x60) >> 3)
5798 +#define GPDR(x)                __REG2(0x40E0000C, ((x) & 0x60) >> 3)
5799 +#define GPSR(x)                __REG2(0x40E00018, ((x) & 0x60) >> 3)
5800 +#define GPCR(x)                __REG2(0x40E00024, ((x) & 0x60) >> 3)
5801 +#define GRER(x)                __REG2(0x40E00030, ((x) & 0x60) >> 3)
5802 +#define GFER(x)                __REG2(0x40E0003C, ((x) & 0x60) >> 3)
5803 +#define GEDR(x)                __REG2(0x40E00048, ((x) & 0x60) >> 3)
5804 +#define GAFR(x)                __REG2(0x40E00054, ((x) & 0x70) >> 2)
5805 +
5806 +#endif
5807 +
5808 +
5809 +/* GPIO alternate function assignments */
5810 +
5811 +#define GPIO1_RST              1       /* reset */
5812 +#define GPIO6_MMCCLK           6       /* MMC Clock */
5813 +#define GPIO7_48MHz            7       /* 48 MHz clock output */
5814 +#define GPIO8_MMCCS0           8       /* MMC Chip Select 0 */
5815 +#define GPIO9_MMCCS1           9       /* MMC Chip Select 1 */
5816 +#define GPIO10_RTCCLK          10      /* real time clock (1 Hz) */
5817 +#define GPIO11_3_6MHz          11      /* 3.6 MHz oscillator out */
5818 +#define GPIO12_32KHz           12      /* 32 kHz out */
5819 +#define GPIO13_MBGNT           13      /* memory controller grant */
5820 +#define GPIO14_MBREQ           14      /* alternate bus master request */
5821 +#define GPIO15_nCS_1           15      /* chip select 1 */
5822 +#define GPIO16_PWM0            16      /* PWM0 output */
5823 +#define GPIO17_PWM1            17      /* PWM1 output */
5824 +#define GPIO18_RDY             18      /* Ext. Bus Ready */
5825 +#define GPIO19_DREQ1           19      /* External DMA Request */
5826 +#define GPIO20_DREQ0           20      /* External DMA Request */
5827 +#define GPIO23_SCLK            23      /* SSP clock */
5828 +#define GPIO24_SFRM            24      /* SSP Frame */
5829 +#define GPIO25_STXD            25      /* SSP transmit */
5830 +#define GPIO26_SRXD            26      /* SSP receive */
5831 +#define GPIO27_SEXTCLK         27      /* SSP ext_clk */
5832 +#define GPIO28_BITCLK          28      /* AC97/I2S bit_clk */
5833 +#define GPIO29_SDATA_IN                29      /* AC97 Sdata_in0 / I2S Sdata_in */
5834 +#define GPIO30_SDATA_OUT       30      /* AC97/I2S Sdata_out */
5835 +#define GPIO31_SYNC            31      /* AC97/I2S sync */
5836 +#define GPIO32_SDATA_IN1       32      /* AC97 Sdata_in1 */
5837 +#define GPIO32_SYSCLK          32      /* I2S System Clock */
5838 +#define GPIO32_MMCCLK          32      /* MMC Clock (PXA270) */
5839 +#define GPIO33_nCS_5           33      /* chip select 5 */
5840 +#define GPIO34_FFRXD           34      /* FFUART receive */
5841 +#define GPIO34_MMCCS0          34      /* MMC Chip Select 0 */
5842 +#define GPIO35_FFCTS           35      /* FFUART Clear to send */
5843 +#define GPIO36_FFDCD           36      /* FFUART Data carrier detect */
5844 +#define GPIO37_FFDSR           37      /* FFUART data set ready */
5845 +#define GPIO38_FFRI            38      /* FFUART Ring Indicator */
5846 +#define GPIO39_MMCCS1          39      /* MMC Chip Select 1 */
5847 +#define GPIO39_FFTXD           39      /* FFUART transmit data */
5848 +#define GPIO40_FFDTR           40      /* FFUART data terminal Ready */
5849 +#define GPIO41_FFRTS           41      /* FFUART request to send */
5850 +#define GPIO42_BTRXD           42      /* BTUART receive data */
5851 +#define GPIO42_HWRXD           42      /* HWUART receive data */
5852 +#define GPIO43_BTTXD           43      /* BTUART transmit data */
5853 +#define GPIO43_HWTXD           43      /* HWUART transmit data */
5854 +#define GPIO44_BTCTS           44      /* BTUART clear to send */
5855 +#define GPIO44_HWCTS           44      /* HWUART clear to send */
5856 +#define GPIO45_BTRTS           45      /* BTUART request to send */
5857 +#define GPIO45_HWRTS           45      /* HWUART request to send */
5858 +#define GPIO45_AC97_SYSCLK     45      /* AC97 System Clock */
5859 +#define GPIO46_ICPRXD          46      /* ICP receive data */
5860 +#define GPIO46_STRXD           46      /* STD_UART receive data */
5861 +#define GPIO47_ICPTXD          47      /* ICP transmit data */
5862 +#define GPIO47_STTXD           47      /* STD_UART transmit data */
5863 +#define GPIO48_nPOE            48      /* Output Enable for Card Space */
5864 +#define GPIO49_nPWE            49      /* Write Enable for Card Space */
5865 +#define GPIO50_nPIOR           50      /* I/O Read for Card Space */
5866 +#define GPIO51_nPIOW           51      /* I/O Write for Card Space */
5867 +#define GPIO52_nPCE_1          52      /* Card Enable for Card Space */
5868 +#define GPIO53_nPCE_2          53      /* Card Enable for Card Space */
5869 +#define GPIO53_MMCCLK          53      /* MMC Clock */
5870 +#define GPIO54_MMCCLK          54      /* MMC Clock */
5871 +#define GPIO54_pSKTSEL         54      /* Socket Select for Card Space */
5872 +#define GPIO54_nPCE_2          54      /* Card Enable for Card Space (PXA27x) */
5873 +#define GPIO55_nPREG           55      /* Card Address bit 26 */
5874 +#define GPIO56_nPWAIT          56      /* Wait signal for Card Space */
5875 +#define GPIO57_nIOIS16         57      /* Bus Width select for I/O Card Space */
5876 +#define GPIO58_LDD_0           58      /* LCD data pin 0 */
5877 +#define GPIO59_LDD_1           59      /* LCD data pin 1 */
5878 +#define GPIO60_LDD_2           60      /* LCD data pin 2 */
5879 +#define GPIO61_LDD_3           61      /* LCD data pin 3 */
5880 +#define GPIO62_LDD_4           62      /* LCD data pin 4 */
5881 +#define GPIO63_LDD_5           63      /* LCD data pin 5 */
5882 +#define GPIO64_LDD_6           64      /* LCD data pin 6 */
5883 +#define GPIO65_LDD_7           65      /* LCD data pin 7 */
5884 +#define GPIO66_LDD_8           66      /* LCD data pin 8 */
5885 +#define GPIO66_MBREQ           66      /* alternate bus master req */
5886 +#define GPIO67_LDD_9           67      /* LCD data pin 9 */
5887 +#define GPIO67_MMCCS0          67      /* MMC Chip Select 0 */
5888 +#define GPIO68_LDD_10          68      /* LCD data pin 10 */
5889 +#define GPIO68_MMCCS1          68      /* MMC Chip Select 1 */
5890 +#define GPIO69_LDD_11          69      /* LCD data pin 11 */
5891 +#define GPIO69_MMCCLK          69      /* MMC_CLK */
5892 +#define GPIO70_LDD_12          70      /* LCD data pin 12 */
5893 +#define GPIO70_RTCCLK          70      /* Real Time clock (1 Hz) */
5894 +#define GPIO71_LDD_13          71      /* LCD data pin 13 */
5895 +#define GPIO71_3_6MHz          71      /* 3.6 MHz Oscillator clock */
5896 +#define GPIO72_LDD_14          72      /* LCD data pin 14 */
5897 +#define GPIO72_32kHz           72      /* 32 kHz clock */
5898 +#define GPIO73_LDD_15          73      /* LCD data pin 15 */
5899 +#define GPIO73_MBGNT           73      /* Memory controller grant */
5900 +#define GPIO74_LCD_FCLK                74      /* LCD Frame clock */
5901 +#define GPIO75_LCD_LCLK                75      /* LCD line clock */
5902 +#define GPIO76_LCD_PCLK                76      /* LCD Pixel clock */
5903 +#define GPIO77_LCD_ACBIAS      77      /* LCD AC Bias */
5904 +#define GPIO78_nCS_2           78      /* chip select 2 */
5905 +#define GPIO79_nCS_3           79      /* chip select 3 */
5906 +#define GPIO80_nCS_4           80      /* chip select 4 */
5907 +#define GPIO81_NSCLK           81      /* NSSP clock */
5908 +#define GPIO82_NSFRM           82      /* NSSP Frame */
5909 +#define GPIO83_NSTXD           83      /* NSSP transmit */
5910 +#define GPIO84_NSRXD           84      /* NSSP receive */
5911 +#define GPIO85_nPCE_1          85      /* Card Enable for Card Space (PXA27x) */
5912 +#define GPIO92_MMCDAT0         92      /* MMC DAT0 (PXA27x) */
5913 +#define GPIO102_nPCE_1         102     /* PCMCIA (PXA27x) */
5914 +#define GPIO109_MMCDAT1                109     /* MMC DAT1 (PXA27x) */
5915 +#define GPIO110_MMCDAT2                110     /* MMC DAT2 (PXA27x) */
5916 +#define GPIO110_MMCCS0         110     /* MMC Chip Select 0 (PXA27x) */
5917 +#define GPIO111_MMCDAT3                111     /* MMC DAT3 (PXA27x) */
5918 +#define GPIO111_MMCCS1         111     /* MMC Chip Select 1 (PXA27x) */
5919 +#define GPIO112_MMCCMD         112     /* MMC CMD (PXA27x) */
5920 +#define GPIO113_I2S_SYSCLK     113     /* I2S System Clock (PXA27x) */
5921 +#define GPIO113_AC97_RESET_N   113     /* AC97 NRESET on (PXA27x) */
5922 +
5923 +/* GPIO alternate function mode & direction */
5924 +
5925 +#define GPIO_IN                        0x000
5926 +#define GPIO_OUT               0x080
5927 +#define GPIO_ALT_FN_1_IN       0x100
5928 +#define GPIO_ALT_FN_1_OUT      0x180
5929 +#define GPIO_ALT_FN_2_IN       0x200
5930 +#define GPIO_ALT_FN_2_OUT      0x280
5931 +#define GPIO_ALT_FN_3_IN       0x300
5932 +#define GPIO_ALT_FN_3_OUT      0x380
5933 +#define GPIO_MD_MASK_NR                0x07f
5934 +#define GPIO_MD_MASK_DIR       0x080
5935 +#define GPIO_MD_MASK_FN                0x300
5936 +#define GPIO_DFLT_LOW          0x400
5937 +#define GPIO_DFLT_HIGH         0x800
5938 +
5939 +#define GPIO1_RTS_MD           ( 1 | GPIO_ALT_FN_1_IN)
5940 +#define GPIO6_MMCCLK_MD                ( 6 | GPIO_ALT_FN_1_OUT)
5941 +#define GPIO7_48MHz_MD         ( 7 | GPIO_ALT_FN_1_OUT)
5942 +#define GPIO8_MMCCS0_MD                ( 8 | GPIO_ALT_FN_1_OUT)
5943 +#define GPIO9_MMCCS1_MD                ( 9 | GPIO_ALT_FN_1_OUT)
5944 +#define GPIO10_RTCCLK_MD       (10 | GPIO_ALT_FN_1_OUT)
5945 +#define GPIO11_3_6MHz_MD       (11 | GPIO_ALT_FN_1_OUT)
5946 +#define GPIO12_32KHz_MD                (12 | GPIO_ALT_FN_1_OUT)
5947 +#define GPIO13_MBGNT_MD                (13 | GPIO_ALT_FN_2_OUT)
5948 +#define GPIO14_MBREQ_MD                (14 | GPIO_ALT_FN_1_IN)
5949 +#define GPIO15_nCS_1_MD                (15 | GPIO_ALT_FN_2_OUT)
5950 +#define GPIO16_PWM0_MD         (16 | GPIO_ALT_FN_2_OUT)
5951 +#define GPIO17_PWM1_MD         (17 | GPIO_ALT_FN_2_OUT)
5952 +#define GPIO18_RDY_MD          (18 | GPIO_ALT_FN_1_IN)
5953 +#define GPIO19_DREQ1_MD                (19 | GPIO_ALT_FN_1_IN)
5954 +#define GPIO20_DREQ0_MD                (20 | GPIO_ALT_FN_1_IN)
5955 +#define GPIO23_SCLK_MD         (23 | GPIO_ALT_FN_2_OUT)
5956 +#define GPIO24_SFRM_MD         (24 | GPIO_ALT_FN_2_OUT)
5957 +#define GPIO25_STXD_MD         (25 | GPIO_ALT_FN_2_OUT)
5958 +#define GPIO26_SRXD_MD         (26 | GPIO_ALT_FN_1_IN)
5959 +#define GPIO27_SEXTCLK_MD      (27 | GPIO_ALT_FN_1_IN)
5960 +#define GPIO28_BITCLK_AC97_MD  (28 | GPIO_ALT_FN_1_IN)
5961 +#define GPIO28_BITCLK_IN_I2S_MD        (28 | GPIO_ALT_FN_2_IN)
5962 +#define GPIO28_BITCLK_OUT_I2S_MD       (28 | GPIO_ALT_FN_1_OUT)
5963 +#define GPIO29_SDATA_IN_AC97_MD        (29 | GPIO_ALT_FN_1_IN)
5964 +#define GPIO29_SDATA_IN_I2S_MD (29 | GPIO_ALT_FN_2_IN)
5965 +#define GPIO30_SDATA_OUT_AC97_MD       (30 | GPIO_ALT_FN_2_OUT)
5966 +#define GPIO30_SDATA_OUT_I2S_MD        (30 | GPIO_ALT_FN_1_OUT)
5967 +#define GPIO31_SYNC_I2S_MD     (31 | GPIO_ALT_FN_1_OUT)
5968 +#define GPIO31_SYNC_AC97_MD    (31 | GPIO_ALT_FN_2_OUT)
5969 +#define GPIO32_SDATA_IN1_AC97_MD       (32 | GPIO_ALT_FN_1_IN)
5970 +#define GPIO32_SYSCLK_I2S_MD   (32 | GPIO_ALT_FN_1_OUT)
5971 +#define GPIO32_MMCCLK_MD               ( 32 | GPIO_ALT_FN_2_OUT)
5972 +#define GPIO33_nCS_5_MD                (33 | GPIO_ALT_FN_2_OUT)
5973 +#define GPIO34_FFRXD_MD                (34 | GPIO_ALT_FN_1_IN)
5974 +#define GPIO34_MMCCS0_MD       (34 | GPIO_ALT_FN_2_OUT)
5975 +#define GPIO35_FFCTS_MD                (35 | GPIO_ALT_FN_1_IN)
5976 +#define GPIO36_FFDCD_MD                (36 | GPIO_ALT_FN_1_IN)
5977 +#define GPIO37_FFDSR_MD                (37 | GPIO_ALT_FN_1_IN)
5978 +#define GPIO38_FFRI_MD         (38 | GPIO_ALT_FN_1_IN)
5979 +#define GPIO39_MMCCS1_MD       (39 | GPIO_ALT_FN_1_OUT)
5980 +#define GPIO39_FFTXD_MD                (39 | GPIO_ALT_FN_2_OUT)
5981 +#define GPIO40_FFDTR_MD                (40 | GPIO_ALT_FN_2_OUT)
5982 +#define GPIO41_FFRTS_MD                (41 | GPIO_ALT_FN_2_OUT)
5983 +#define GPIO42_BTRXD_MD                (42 | GPIO_ALT_FN_1_IN)
5984 +#define GPIO42_HWRXD_MD                (42 | GPIO_ALT_FN_3_IN)
5985 +#define GPIO43_BTTXD_MD                (43 | GPIO_ALT_FN_2_OUT)
5986 +#define GPIO43_HWTXD_MD                (43 | GPIO_ALT_FN_3_OUT)
5987 +#define GPIO44_BTCTS_MD                (44 | GPIO_ALT_FN_1_IN)
5988 +#define GPIO44_HWCTS_MD                (44 | GPIO_ALT_FN_3_IN)
5989 +#define GPIO45_BTRTS_MD                (45 | GPIO_ALT_FN_2_OUT)
5990 +#define GPIO45_HWRTS_MD                (45 | GPIO_ALT_FN_3_OUT)
5991 +#define GPIO45_SYSCLK_AC97_MD          (45 | GPIO_ALT_FN_1_OUT)
5992 +#define GPIO46_ICPRXD_MD       (46 | GPIO_ALT_FN_1_IN)
5993 +#define GPIO46_STRXD_MD                (46 | GPIO_ALT_FN_2_IN)
5994 +#define GPIO47_ICPTXD_MD       (47 | GPIO_ALT_FN_2_OUT)
5995 +#define GPIO47_STTXD_MD                (47 | GPIO_ALT_FN_1_OUT)
5996 +#define GPIO48_nPOE_MD         (48 | GPIO_ALT_FN_2_OUT)
5997 +#define GPIO48_HWTXD_MD         (48 | GPIO_ALT_FN_1_OUT)
5998 +#define GPIO48_nPOE_MD          (48 | GPIO_ALT_FN_2_OUT)
5999 +#define GPIO49_HWRXD_MD                (49 | GPIO_ALT_FN_1_IN)
6000 +#define GPIO49_nPWE_MD         (49 | GPIO_ALT_FN_2_OUT)
6001 +#define GPIO50_nPIOR_MD                (50 | GPIO_ALT_FN_2_OUT)
6002 +#define GPIO50_HWCTS_MD         (50 | GPIO_ALT_FN_1_IN)
6003 +#define GPIO51_HWRTS_MD         (51 | GPIO_ALT_FN_1_OUT)
6004 +#define GPIO51_nPIOW_MD                (51 | GPIO_ALT_FN_2_OUT)
6005 +#define GPIO52_nPCE_1_MD       (52 | GPIO_ALT_FN_2_OUT)
6006 +#define GPIO53_nPCE_2_MD       (53 | GPIO_ALT_FN_2_OUT)
6007 +#define GPIO53_MMCCLK_MD       (53 | GPIO_ALT_FN_1_OUT)
6008 +#define GPIO54_MMCCLK_MD       (54 | GPIO_ALT_FN_1_OUT)
6009 +#define GPIO54_nPCE_2_MD       (54 | GPIO_ALT_FN_2_OUT)
6010 +#define GPIO54_pSKTSEL_MD      (54 | GPIO_ALT_FN_2_OUT)
6011 +#define GPIO55_nPREG_MD                (55 | GPIO_ALT_FN_2_OUT)
6012 +#define GPIO56_nPWAIT_MD       (56 | GPIO_ALT_FN_1_IN)
6013 +#define GPIO57_nIOIS16_MD      (57 | GPIO_ALT_FN_1_IN)
6014 +#define GPIO58_LDD_0_MD                (58 | GPIO_ALT_FN_2_OUT)
6015 +#define GPIO59_LDD_1_MD                (59 | GPIO_ALT_FN_2_OUT)
6016 +#define GPIO60_LDD_2_MD                (60 | GPIO_ALT_FN_2_OUT)
6017 +#define GPIO61_LDD_3_MD                (61 | GPIO_ALT_FN_2_OUT)
6018 +#define GPIO62_LDD_4_MD                (62 | GPIO_ALT_FN_2_OUT)
6019 +#define GPIO63_LDD_5_MD                (63 | GPIO_ALT_FN_2_OUT)
6020 +#define GPIO64_LDD_6_MD                (64 | GPIO_ALT_FN_2_OUT)
6021 +#define GPIO65_LDD_7_MD                (65 | GPIO_ALT_FN_2_OUT)
6022 +#define GPIO66_LDD_8_MD                (66 | GPIO_ALT_FN_2_OUT)
6023 +#define GPIO66_MBREQ_MD                (66 | GPIO_ALT_FN_1_IN)
6024 +#define GPIO67_LDD_9_MD                (67 | GPIO_ALT_FN_2_OUT)
6025 +#define GPIO67_MMCCS0_MD       (67 | GPIO_ALT_FN_1_OUT)
6026 +#define GPIO68_LDD_10_MD       (68 | GPIO_ALT_FN_2_OUT)
6027 +#define GPIO68_MMCCS1_MD       (68 | GPIO_ALT_FN_1_OUT)
6028 +#define GPIO69_LDD_11_MD       (69 | GPIO_ALT_FN_2_OUT)
6029 +#define GPIO69_MMCCLK_MD       (69 | GPIO_ALT_FN_1_OUT)
6030 +#define GPIO70_LDD_12_MD       (70 | GPIO_ALT_FN_2_OUT)
6031 +#define GPIO70_RTCCLK_MD       (70 | GPIO_ALT_FN_1_OUT)
6032 +#define GPIO71_LDD_13_MD       (71 | GPIO_ALT_FN_2_OUT)
6033 +#define GPIO71_3_6MHz_MD       (71 | GPIO_ALT_FN_1_OUT)
6034 +#define GPIO72_LDD_14_MD       (72 | GPIO_ALT_FN_2_OUT)
6035 +#define GPIO72_32kHz_MD                (72 | GPIO_ALT_FN_1_OUT)
6036 +#define GPIO73_LDD_15_MD       (73 | GPIO_ALT_FN_2_OUT)
6037 +#define GPIO73_MBGNT_MD                (73 | GPIO_ALT_FN_1_OUT)
6038 +#define GPIO74_LCD_FCLK_MD     (74 | GPIO_ALT_FN_2_OUT)
6039 +#define GPIO75_LCD_LCLK_MD     (75 | GPIO_ALT_FN_2_OUT)
6040 +#define GPIO76_LCD_PCLK_MD     (76 | GPIO_ALT_FN_2_OUT)
6041 +#define GPIO77_LCD_ACBIAS_MD   (77 | GPIO_ALT_FN_2_OUT)
6042 +#define GPIO78_nCS_2_MD                (78 | GPIO_ALT_FN_2_OUT)
6043 +#define GPIO79_nCS_3_MD                (79 | GPIO_ALT_FN_2_OUT)
6044 +#define GPIO79_pSKTSEL_MD      (79 | GPIO_ALT_FN_1_OUT)
6045 +#define GPIO80_nCS_4_MD                (80 | GPIO_ALT_FN_2_OUT)
6046 +#define GPIO81_NSSP_CLK_OUT    (81 | GPIO_ALT_FN_1_OUT)
6047 +#define GPIO81_NSSP_CLK_IN     (81 | GPIO_ALT_FN_1_IN)
6048 +#define GPIO82_NSSP_FRM_OUT    (82 | GPIO_ALT_FN_1_OUT)
6049 +#define GPIO82_NSSP_FRM_IN     (82 | GPIO_ALT_FN_1_IN)
6050 +#define GPIO83_NSSP_TX         (83 | GPIO_ALT_FN_1_OUT)
6051 +#define GPIO83_NSSP_RX         (83 | GPIO_ALT_FN_2_IN)
6052 +#define GPIO84_NSSP_TX         (84 | GPIO_ALT_FN_1_OUT)
6053 +#define GPIO84_NSSP_RX         (84 | GPIO_ALT_FN_2_IN)
6054 +#define GPIO85_nPCE_1_MD       (85 | GPIO_ALT_FN_1_OUT)
6055 +#define GPIO92_MMCDAT0_MD      (92 | GPIO_ALT_FN_1_OUT)
6056 +#define GPIO102_nPCE_1_MD      (102 | GPIO_ALT_FN_1_OUT)
6057 +#define GPIO104_pSKTSEL_MD     (104 | GPIO_ALT_FN_1_OUT)
6058 +#define GPIO109_MMCDAT1_MD     (109 | GPIO_ALT_FN_1_OUT)
6059 +#define GPIO110_MMCDAT2_MD     (110 | GPIO_ALT_FN_1_OUT)
6060 +#define GPIO110_MMCCS0_MD      (110 | GPIO_ALT_FN_1_OUT)
6061 +#define GPIO111_MMCDAT3_MD     (111 | GPIO_ALT_FN_1_OUT)
6062 +#define GPIO110_MMCCS1_MD      (111 | GPIO_ALT_FN_1_OUT)
6063 +#define GPIO112_MMCCMD_MD      (112 | GPIO_ALT_FN_1_OUT)
6064 +#define GPIO113_I2S_SYSCLK_MD  (113 | GPIO_ALT_FN_1_OUT)
6065 +#define GPIO113_AC97_RESET_N_MD        (113 | GPIO_ALT_FN_2_OUT)
6066 +#define GPIO117_I2CSCL_MD      (117 | GPIO_ALT_FN_1_IN)
6067 +#define GPIO118_I2CSDA_MD      (118 | GPIO_ALT_FN_1_IN)
6068 +
6069 +/*
6070 + * Power Manager
6071 + */
6072 +
6073 +#define PMCR           __REG(0x40F00000)  /* Power Manager Control Register */
6074 +#define PSSR           __REG(0x40F00004)  /* Power Manager Sleep Status Register */
6075 +#define PSPR           __REG(0x40F00008)  /* Power Manager Scratch Pad Register */
6076 +#define PWER           __REG(0x40F0000C)  /* Power Manager Wake-up Enable Register */
6077 +#define PRER           __REG(0x40F00010)  /* Power Manager GPIO Rising-Edge Detect Enable Register */
6078 +#define PFER           __REG(0x40F00014)  /* Power Manager GPIO Falling-Edge Detect Enable Register */
6079 +#define PEDR           __REG(0x40F00018)  /* Power Manager GPIO Edge Detect Status Register */
6080 +#define PCFR           __REG(0x40F0001C)  /* Power Manager General Configuration Register */
6081 +#define PGSR0          __REG(0x40F00020)  /* Power Manager GPIO Sleep State Register for GP[31-0] */
6082 +#define PGSR1          __REG(0x40F00024)  /* Power Manager GPIO Sleep State Register for GP[63-32] */
6083 +#define PGSR2          __REG(0x40F00028)  /* Power Manager GPIO Sleep State Register for GP[84-64] */
6084 +#define PGSR3          __REG(0x40F0002C)  /* Power Manager GPIO Sleep State Register for GP[118-96] */
6085 +#define RCSR           __REG(0x40F00030)  /* Reset Controller Status Register */
6086 +
6087 +#define PSLR           __REG(0x40F00034)       /* Power Manager Sleep Config Register */
6088 +#define PSTR           __REG(0x40F00038)       /*Power Manager Standby Config Register */
6089 +#define PSNR           __REG(0x40F0003C)       /*Power Manager Sense Config Register */
6090 +#define PVCR           __REG(0x40F00040)       /*Power Manager VoltageControl Register */
6091 +#define PKWR           __REG(0x40F00050)       /* Power Manager KB Wake-up Enable Reg */
6092 +#define PKSR           __REG(0x40F00054)       /* Power Manager KB Level-Detect Register */
6093 +#define PCMD(x)        __REG2(0x40F00080, (x)<<2)
6094 +#define PCMD0  __REG(0x40F00080 + 0 * 4)
6095 +#define PCMD1  __REG(0x40F00080 + 1 * 4)
6096 +#define PCMD2  __REG(0x40F00080 + 2 * 4)
6097 +#define PCMD3  __REG(0x40F00080 + 3 * 4)
6098 +#define PCMD4  __REG(0x40F00080 + 4 * 4)
6099 +#define PCMD5  __REG(0x40F00080 + 5 * 4)
6100 +#define PCMD6  __REG(0x40F00080 + 6 * 4)
6101 +#define PCMD7  __REG(0x40F00080 + 7 * 4)
6102 +#define PCMD8  __REG(0x40F00080 + 8 * 4)
6103 +#define PCMD9  __REG(0x40F00080 + 9 * 4)
6104 +#define PCMD10 __REG(0x40F00080 + 10 * 4)
6105 +#define PCMD11 __REG(0x40F00080 + 11 * 4)
6106 +#define PCMD12 __REG(0x40F00080 + 12 * 4)
6107 +#define PCMD13 __REG(0x40F00080 + 13 * 4)
6108 +#define PCMD14 __REG(0x40F00080 + 14 * 4)
6109 +#define PCMD15 __REG(0x40F00080 + 15 * 4)
6110 +#define PCMD16 __REG(0x40F00080 + 16 * 4)
6111 +#define PCMD17 __REG(0x40F00080 + 17 * 4)
6112 +#define PCMD18 __REG(0x40F00080 + 18 * 4)
6113 +#define PCMD19 __REG(0x40F00080 + 19 * 4)
6114 +#define PCMD20 __REG(0x40F00080 + 20 * 4)
6115 +#define PCMD21 __REG(0x40F00080 + 21 * 4)
6116 +#define PCMD22 __REG(0x40F00080 + 22 * 4)
6117 +#define PCMD23 __REG(0x40F00080 + 23 * 4)
6118 +#define PCMD24 __REG(0x40F00080 + 24 * 4)
6119 +#define PCMD25 __REG(0x40F00080 + 25 * 4)
6120 +#define PCMD26 __REG(0x40F00080 + 26 * 4)
6121 +#define PCMD27 __REG(0x40F00080 + 27 * 4)
6122 +#define PCMD28 __REG(0x40F00080 + 28 * 4)
6123 +#define PCMD29 __REG(0x40F00080 + 29 * 4)
6124 +#define PCMD30 __REG(0x40F00080 + 30 * 4)
6125 +#define PCMD31 __REG(0x40F00080 + 31 * 4)
6126 +
6127 +#define PCMD_MBC       (1<<12)
6128 +#define PCMD_DCE       (1<<11)
6129 +#define PCMD_LC        (1<<10)
6130 +/* FIXME:  PCMD_SQC need be checked.   */
6131 +#define PCMD_SQC       (3<<8)  /* currently only bit 8 is changeable,
6132 +                                  bit 9 should be 0 all day. */
6133 +#define PVCR_VCSA      (0x1<<14)
6134 +#define PVCR_CommandDelay (0xf80)
6135 +#define PCFR_PI2C_EN   (0x1 << 6)
6136 +
6137 +#define PSSR_OTGPH     (1 << 6)        /* OTG Peripheral control Hold */
6138 +#define PSSR_RDH       (1 << 5)        /* Read Disable Hold */
6139 +#define PSSR_PH                (1 << 4)        /* Peripheral Control Hold */
6140 +#define PSSR_STS       (1 << 3)        /* Standby Mode Status */
6141 +#define PSSR_VFS       (1 << 2)        /* VDD Fault Status */
6142 +#define PSSR_BFS       (1 << 1)        /* Battery Fault Status */
6143 +#define PSSR_SSS       (1 << 0)        /* Software Sleep Status */
6144 +
6145 +#define PSLR_SL_ROD    (1 << 20)       /* Sleep-Mode/Depp-Sleep Mode nRESET_OUT Disable */
6146 +
6147 +#define PCFR_RO                (1 << 15)       /* RDH Override */
6148 +#define PCFR_PO                (1 << 14)       /* PH Override */
6149 +#define PCFR_GPROD     (1 << 12)       /* GPIO nRESET_OUT Disable */
6150 +#define PCFR_L1_EN     (1 << 11)       /* Sleep Mode L1 converter Enable */
6151 +#define PCFR_FVC       (1 << 10)       /* Frequency/Voltage Change */
6152 +#define PCFR_DC_EN     (1 << 7)        /* Sleep/deep-sleep DC-DC Converter Enable */
6153 +#define PCFR_PI2CEN    (1 << 6)        /* Enable PI2C controller */
6154 +#define PCFR_GPR_EN    (1 << 4)        /* nRESET_GPIO Pin Enable */
6155 +#define PCFR_DS                (1 << 3)        /* Deep Sleep Mode */
6156 +#define PCFR_FS                (1 << 2)        /* Float Static Chip Selects */
6157 +#define PCFR_FP                (1 << 1)        /* Float PCMCIA controls */
6158 +#define PCFR_OPDE      (1 << 0)        /* 3.6864 MHz oscillator power-down enable */
6159 +
6160 +#define RCSR_GPR       (1 << 3)        /* GPIO Reset */
6161 +#define RCSR_SMR       (1 << 2)        /* Sleep Mode */
6162 +#define RCSR_WDR       (1 << 1)        /* Watchdog Reset */
6163 +#define RCSR_HWR       (1 << 0)        /* Hardware Reset */
6164 +
6165 +#define PWER_GPIO(Nb)  (1 << Nb)       /* GPIO [0..15] wake-up enable     */
6166 +#define PWER_GPIO0     PWER_GPIO (0)   /* GPIO  [0] wake-up enable        */
6167 +#define PWER_GPIO1     PWER_GPIO (1)   /* GPIO  [1] wake-up enable        */
6168 +#define PWER_GPIO2     PWER_GPIO (2)   /* GPIO  [2] wake-up enable        */
6169 +#define PWER_GPIO3     PWER_GPIO (3)   /* GPIO  [3] wake-up enable        */
6170 +#define PWER_GPIO4     PWER_GPIO (4)   /* GPIO  [4] wake-up enable        */
6171 +#define PWER_GPIO5     PWER_GPIO (5)   /* GPIO  [5] wake-up enable        */
6172 +#define PWER_GPIO6     PWER_GPIO (6)   /* GPIO  [6] wake-up enable        */
6173 +#define PWER_GPIO7     PWER_GPIO (7)   /* GPIO  [7] wake-up enable        */
6174 +#define PWER_GPIO8     PWER_GPIO (8)   /* GPIO  [8] wake-up enable        */
6175 +#define PWER_GPIO9     PWER_GPIO (9)   /* GPIO  [9] wake-up enable        */
6176 +#define PWER_GPIO10    PWER_GPIO (10)  /* GPIO [10] wake-up enable        */
6177 +#define PWER_GPIO11    PWER_GPIO (11)  /* GPIO [11] wake-up enable        */
6178 +#define PWER_GPIO12    PWER_GPIO (12)  /* GPIO [12] wake-up enable        */
6179 +#define PWER_GPIO13    PWER_GPIO (13)  /* GPIO [13] wake-up enable        */
6180 +#define PWER_GPIO14    PWER_GPIO (14)  /* GPIO [14] wake-up enable        */
6181 +#define PWER_GPIO15    PWER_GPIO (15)  /* GPIO [15] wake-up enable        */
6182 +#define PWER_RTC       0x80000000      /* RTC alarm wake-up enable        */
6183 +
6184 +/*
6185 + * SSP Serial Port Registers - see include/asm-arm/arch-pxa/regs-ssp.h
6186 + */
6187 +
6188 +/*
6189 + * MultiMediaCard (MMC) controller - see drivers/mmc/host/pxamci.h
6190 + */
6191 +
6192 +/*
6193 + * Core Clock
6194 + */
6195 +
6196 +#define CCCR           __REG(0x41300000)  /* Core Clock Configuration Register */
6197 +#define CKEN           __REG(0x41300004)  /* Clock Enable Register */
6198 +#define OSCC           __REG(0x41300008)  /* Oscillator Configuration Register */
6199 +#define CCSR           __REG(0x4130000C)  /* Core Clock Status Register */
6200 +
6201 +#define CCCR_N_MASK    0x0380          /* Run Mode Frequency to Turbo Mode Frequency Multiplier */
6202 +#define CCCR_M_MASK    0x0060          /* Memory Frequency to Run Mode Frequency Multiplier */
6203 +#define CCCR_L_MASK    0x001f          /* Crystal Frequency to Memory Frequency Multiplier */
6204 +
6205 +#define CKEN_AC97CONF   (31)    /* AC97 Controller Configuration */
6206 +#define CKEN_CAMERA    (24)    /* Camera Interface Clock Enable */
6207 +#define CKEN_SSP1      (23)    /* SSP1 Unit Clock Enable */
6208 +#define CKEN_MEMC      (22)    /* Memory Controller Clock Enable */
6209 +#define CKEN_MEMSTK    (21)    /* Memory Stick Host Controller */
6210 +#define CKEN_IM                (20)    /* Internal Memory Clock Enable */
6211 +#define CKEN_KEYPAD    (19)    /* Keypad Interface Clock Enable */
6212 +#define CKEN_USIM      (18)    /* USIM Unit Clock Enable */
6213 +#define CKEN_MSL       (17)    /* MSL Unit Clock Enable */
6214 +#define CKEN_LCD       (16)    /* LCD Unit Clock Enable */
6215 +#define CKEN_PWRI2C    (15)    /* PWR I2C Unit Clock Enable */
6216 +#define CKEN_I2C       (14)    /* I2C Unit Clock Enable */
6217 +#define CKEN_FICP      (13)    /* FICP Unit Clock Enable */
6218 +#define CKEN_MMC       (12)    /* MMC Unit Clock Enable */
6219 +#define CKEN_USB       (11)    /* USB Unit Clock Enable */
6220 +#define CKEN_ASSP      (10)    /* ASSP (SSP3) Clock Enable */
6221 +#define CKEN_USBHOST   (10)    /* USB Host Unit Clock Enable */
6222 +#define CKEN_OSTIMER   (9)     /* OS Timer Unit Clock Enable */
6223 +#define CKEN_NSSP      (9)     /* NSSP (SSP2) Clock Enable */
6224 +#define CKEN_I2S       (8)     /* I2S Unit Clock Enable */
6225 +#define CKEN_BTUART    (7)     /* BTUART Unit Clock Enable */
6226 +#define CKEN_FFUART    (6)     /* FFUART Unit Clock Enable */
6227 +#define CKEN_STUART    (5)     /* STUART Unit Clock Enable */
6228 +#define CKEN_HWUART    (4)     /* HWUART Unit Clock Enable */
6229 +#define CKEN_SSP3      (4)     /* SSP3 Unit Clock Enable */
6230 +#define CKEN_SSP       (3)     /* SSP Unit Clock Enable */
6231 +#define CKEN_SSP2      (3)     /* SSP2 Unit Clock Enable */
6232 +#define CKEN_AC97      (2)     /* AC97 Unit Clock Enable */
6233 +#define CKEN_PWM1      (1)     /* PWM1 Clock Enable */
6234 +#define CKEN_PWM0      (0)     /* PWM0 Clock Enable */
6235 +
6236 +#define OSCC_OON       (1 << 1)        /* 32.768kHz OON (write-once only bit) */
6237 +#define OSCC_OOK       (1 << 0)        /* 32.768kHz OOK (read-only bit) */
6238 +
6239 +
6240 +/*
6241 + * LCD
6242 + */
6243 +
6244 +#define LCCR0          __REG(0x44000000)  /* LCD Controller Control Register 0 */
6245 +#define LCCR1          __REG(0x44000004)  /* LCD Controller Control Register 1 */
6246 +#define LCCR2          __REG(0x44000008)  /* LCD Controller Control Register 2 */
6247 +#define LCCR3          __REG(0x4400000C)  /* LCD Controller Control Register 3 */
6248 +#define LCCR4          __REG(0x44000010)  /* LCD Controller Control Register 3 */
6249 +#define DFBR0          __REG(0x44000020)  /* DMA Channel 0 Frame Branch Register */
6250 +#define DFBR1          __REG(0x44000024)  /* DMA Channel 1 Frame Branch Register */
6251 +#define LCSR           __REG(0x44000038)  /* LCD Controller Status Register */
6252 +#define LIIDR          __REG(0x4400003C)  /* LCD Controller Interrupt ID Register */
6253 +#define TMEDRGBR       __REG(0x44000040)  /* TMED RGB Seed Register */
6254 +#define TMEDCR         __REG(0x44000044)  /* TMED Control Register */
6255 +
6256 +#define LCCR3_1BPP (0 << 24)
6257 +#define LCCR3_2BPP (1 << 24)
6258 +#define LCCR3_4BPP (2 << 24)
6259 +#define LCCR3_8BPP (3 << 24)
6260 +#define LCCR3_16BPP (4 << 24)
6261 +
6262 +#define LCCR3_PDFOR_0 (0 << 30)
6263 +#define LCCR3_PDFOR_1 (1 << 30)
6264 +#define LCCR3_PDFOR_2 (2 << 30)
6265 +#define LCCR3_PDFOR_3 (3 << 30)
6266 +
6267 +#define LCCR4_PAL_FOR_0 (0 << 15)
6268 +#define LCCR4_PAL_FOR_1 (1 << 15)
6269 +#define LCCR4_PAL_FOR_2 (2 << 15)
6270 +#define LCCR4_PAL_FOR_MASK (3 << 15)
6271 +
6272 +#define FDADR0         __REG(0x44000200)  /* DMA Channel 0 Frame Descriptor Address Register */
6273 +#define FSADR0         __REG(0x44000204)  /* DMA Channel 0 Frame Source Address Register */
6274 +#define FIDR0          __REG(0x44000208)  /* DMA Channel 0 Frame ID Register */
6275 +#define LDCMD0         __REG(0x4400020C)  /* DMA Channel 0 Command Register */
6276 +#define FDADR1         __REG(0x44000210)  /* DMA Channel 1 Frame Descriptor Address Register */
6277 +#define FSADR1         __REG(0x44000214)  /* DMA Channel 1 Frame Source Address Register */
6278 +#define FIDR1          __REG(0x44000218)  /* DMA Channel 1 Frame ID Register */
6279 +#define LDCMD1         __REG(0x4400021C)  /* DMA Channel 1 Command Register */
6280 +
6281 +#define LCCR0_ENB      (1 << 0)        /* LCD Controller enable */
6282 +#define LCCR0_CMS      (1 << 1)        /* Color/Monochrome Display Select */
6283 +#define LCCR0_Color     (LCCR0_CMS*0)   /*  Color display                  */
6284 +#define LCCR0_Mono      (LCCR0_CMS*1)   /*  Monochrome display             */
6285 +#define LCCR0_SDS      (1 << 2)        /* Single/Dual Panel Display       */
6286 +                                        /* Select                          */
6287 +#define LCCR0_Sngl      (LCCR0_SDS*0)   /*  Single panel display           */
6288 +#define LCCR0_Dual      (LCCR0_SDS*1)   /*  Dual panel display             */
6289 +
6290 +#define LCCR0_LDM      (1 << 3)        /* LCD Disable Done Mask */
6291 +#define LCCR0_SFM      (1 << 4)        /* Start of frame mask */
6292 +#define LCCR0_IUM      (1 << 5)        /* Input FIFO underrun mask */
6293 +#define LCCR0_EFM      (1 << 6)        /* End of Frame mask */
6294 +#define LCCR0_PAS      (1 << 7)        /* Passive/Active display Select   */
6295 +#define LCCR0_Pas       (LCCR0_PAS*0)   /*  Passive display (STN)          */
6296 +#define LCCR0_Act       (LCCR0_PAS*1)   /*  Active display (TFT)           */
6297 +#define LCCR0_DPD      (1 << 9)        /* Double Pixel Data (monochrome   */
6298 +                                        /* display mode)                   */
6299 +#define LCCR0_4PixMono  (LCCR0_DPD*0)   /*  4-Pixel/clock Monochrome       */
6300 +                                        /*  display                        */
6301 +#define LCCR0_8PixMono  (LCCR0_DPD*1)   /*  8-Pixel/clock Monochrome       */
6302 +                                        /*  display                        */
6303 +#define LCCR0_DIS      (1 << 10)       /* LCD Disable */
6304 +#define LCCR0_QDM      (1 << 11)       /* LCD Quick Disable mask */
6305 +#define LCCR0_PDD      (0xff << 12)    /* Palette DMA request delay */
6306 +#define LCCR0_PDD_S    12
6307 +#define LCCR0_BM       (1 << 20)       /* Branch mask */
6308 +#define LCCR0_OUM      (1 << 21)       /* Output FIFO underrun mask */
6309 +#define LCCR0_LCDT      (1 << 22)       /* LCD panel type */
6310 +#define LCCR0_RDSTM     (1 << 23)       /* Read status interrupt mask */
6311 +#define LCCR0_CMDIM     (1 << 24)       /* Command interrupt mask */
6312 +#define LCCR0_OUC       (1 << 25)       /* Overlay Underlay control bit */
6313 +#define LCCR0_LDDALT    (1 << 26)       /* LDD alternate mapping control */
6314 +
6315 +#define LCCR1_PPL       Fld (10, 0)      /* Pixels Per Line - 1 */
6316 +#define LCCR1_DisWdth(Pixel)            /* Display Width [1..800 pix.]  */ \
6317 +                        (((Pixel) - 1) << FShft (LCCR1_PPL))
6318 +
6319 +#define LCCR1_HSW       Fld (6, 10)     /* Horizontal Synchronization     */
6320 +#define LCCR1_HorSnchWdth(Tpix)         /* Horizontal Synchronization     */ \
6321 +                                        /* pulse Width [1..64 Tpix]       */ \
6322 +                        (((Tpix) - 1) << FShft (LCCR1_HSW))
6323 +
6324 +#define LCCR1_ELW       Fld (8, 16)     /* End-of-Line pixel clock Wait    */
6325 +                                        /* count - 1 [Tpix]                */
6326 +#define LCCR1_EndLnDel(Tpix)            /*  End-of-Line Delay              */ \
6327 +                                        /*  [1..256 Tpix]                  */ \
6328 +                        (((Tpix) - 1) << FShft (LCCR1_ELW))
6329 +
6330 +#define LCCR1_BLW       Fld (8, 24)     /* Beginning-of-Line pixel clock   */
6331 +                                        /* Wait count - 1 [Tpix]           */
6332 +#define LCCR1_BegLnDel(Tpix)            /*  Beginning-of-Line Delay        */ \
6333 +                                        /*  [1..256 Tpix]                  */ \
6334 +                        (((Tpix) - 1) << FShft (LCCR1_BLW))
6335 +
6336 +
6337 +#define LCCR2_LPP       Fld (10, 0)     /* Line Per Panel - 1              */
6338 +#define LCCR2_DisHght(Line)             /*  Display Height [1..1024 lines] */ \
6339 +                        (((Line) - 1) << FShft (LCCR2_LPP))
6340 +
6341 +#define LCCR2_VSW       Fld (6, 10)     /* Vertical Synchronization pulse  */
6342 +                                        /* Width - 1 [Tln] (L_FCLK)        */
6343 +#define LCCR2_VrtSnchWdth(Tln)          /*  Vertical Synchronization pulse */ \
6344 +                                        /*  Width [1..64 Tln]              */ \
6345 +                        (((Tln) - 1) << FShft (LCCR2_VSW))
6346 +
6347 +#define LCCR2_EFW       Fld (8, 16)     /* End-of-Frame line clock Wait    */
6348 +                                        /* count [Tln]                     */
6349 +#define LCCR2_EndFrmDel(Tln)            /*  End-of-Frame Delay             */ \
6350 +                                        /*  [0..255 Tln]                   */ \
6351 +                        ((Tln) << FShft (LCCR2_EFW))
6352 +
6353 +#define LCCR2_BFW       Fld (8, 24)     /* Beginning-of-Frame line clock   */
6354 +                                        /* Wait count [Tln]                */
6355 +#define LCCR2_BegFrmDel(Tln)            /*  Beginning-of-Frame Delay       */ \
6356 +                                        /*  [0..255 Tln]                   */ \
6357 +                        ((Tln) << FShft (LCCR2_BFW))
6358 +
6359 +#if 0
6360 +#define LCCR3_PCD      (0xff)          /* Pixel clock divisor */
6361 +#define LCCR3_ACB      (0xff << 8)     /* AC Bias pin frequency */
6362 +#define LCCR3_ACB_S    8
6363 +#endif
6364 +
6365 +#define LCCR3_API      (0xf << 16)     /* AC Bias pin trasitions per interrupt */
6366 +#define LCCR3_API_S    16
6367 +#define LCCR3_VSP      (1 << 20)       /* vertical sync polarity */
6368 +#define LCCR3_HSP      (1 << 21)       /* horizontal sync polarity */
6369 +#define LCCR3_PCP      (1 << 22)       /* Pixel Clock Polarity (L_PCLK)   */
6370 +#define LCCR3_PixRsEdg  (LCCR3_PCP*0)   /*  Pixel clock Rising-Edge        */
6371 +#define LCCR3_PixFlEdg  (LCCR3_PCP*1)   /*  Pixel clock Falling-Edge       */
6372 +
6373 +#define LCCR3_OEP       (1 << 23)       /* Output Enable Polarity (L_BIAS, */
6374 +                                        /* active display mode)            */
6375 +#define LCCR3_OutEnH    (LCCR3_OEP*0)   /*  Output Enable active High      */
6376 +#define LCCR3_OutEnL    (LCCR3_OEP*1)   /*  Output Enable active Low       */
6377 +
6378 +#if 0
6379 +#define LCCR3_BPP      (7 << 24)       /* bits per pixel */
6380 +#define LCCR3_BPP_S    24
6381 +#endif
6382 +#define LCCR3_DPC      (1 << 27)       /* double pixel clock mode */
6383 +
6384 +
6385 +#define LCCR3_PCD       Fld (8, 0)      /* Pixel Clock Divisor */
6386 +#define LCCR3_PixClkDiv(Div)            /* Pixel Clock Divisor */ \
6387 +                        (((Div) << FShft (LCCR3_PCD)))
6388 +
6389 +
6390 +#define LCCR3_BPP       Fld (3, 24)     /* Bit Per Pixel */
6391 +#define LCCR3_Bpp(Bpp)                  /* Bit Per Pixel */ \
6392 +                        (((Bpp) << FShft (LCCR3_BPP)))
6393 +
6394 +#define LCCR3_ACB       Fld (8, 8)      /* AC Bias */
6395 +#define LCCR3_Acb(Acb)                  /* BAC Bias */ \
6396 +                        (((Acb) << FShft (LCCR3_ACB)))
6397 +
6398 +#define LCCR3_HorSnchH  (LCCR3_HSP*0)   /*  Horizontal Synchronization     */
6399 +                                        /*  pulse active High              */
6400 +#define LCCR3_HorSnchL  (LCCR3_HSP*1)   /*  Horizontal Synchronization     */
6401 +
6402 +#define LCCR3_VrtSnchH  (LCCR3_VSP*0)   /*  Vertical Synchronization pulse */
6403 +                                        /*  active High                    */
6404 +#define LCCR3_VrtSnchL  (LCCR3_VSP*1)   /*  Vertical Synchronization pulse */
6405 +                                        /*  active Low                     */
6406 +
6407 +#define LCSR_LDD       (1 << 0)        /* LCD Disable Done */
6408 +#define LCSR_SOF       (1 << 1)        /* Start of frame */
6409 +#define LCSR_BER       (1 << 2)        /* Bus error */
6410 +#define LCSR_ABC       (1 << 3)        /* AC Bias count */
6411 +#define LCSR_IUL       (1 << 4)        /* input FIFO underrun Lower panel */
6412 +#define LCSR_IUU       (1 << 5)        /* input FIFO underrun Upper panel */
6413 +#define LCSR_OU                (1 << 6)        /* output FIFO underrun */
6414 +#define LCSR_QD                (1 << 7)        /* quick disable */
6415 +#define LCSR_EOF       (1 << 8)        /* end of frame */
6416 +#define LCSR_BS                (1 << 9)        /* branch status */
6417 +#define LCSR_SINT      (1 << 10)       /* subsequent interrupt */
6418 +
6419 +#define LDCMD_PAL      (1 << 26)       /* instructs DMA to load palette buffer */
6420 +
6421 +#define LCSR_LDD       (1 << 0)        /* LCD Disable Done */
6422 +#define LCSR_SOF       (1 << 1)        /* Start of frame */
6423 +#define LCSR_BER       (1 << 2)        /* Bus error */
6424 +#define LCSR_ABC       (1 << 3)        /* AC Bias count */
6425 +#define LCSR_IUL       (1 << 4)        /* input FIFO underrun Lower panel */
6426 +#define LCSR_IUU       (1 << 5)        /* input FIFO underrun Upper panel */
6427 +#define LCSR_OU                (1 << 6)        /* output FIFO underrun */
6428 +#define LCSR_QD                (1 << 7)        /* quick disable */
6429 +#define LCSR_EOF       (1 << 8)        /* end of frame */
6430 +#define LCSR_BS                (1 << 9)        /* branch status */
6431 +#define LCSR_SINT      (1 << 10)       /* subsequent interrupt */
6432 +
6433 +#define LDCMD_PAL      (1 << 26)       /* instructs DMA to load palette buffer */
6434 +
6435 +#ifdef CONFIG_PXA27x
6436 +
6437 +/*
6438 + * Keypad
6439 + */
6440 +#define KPC             __REG(0x41500000) /* Keypad Interface Control register */
6441 +#define KPDK            __REG(0x41500008) /* Keypad Interface Direct Key register */
6442 +#define KPREC           __REG(0x41500010) /* Keypad Interface Rotary Encoder register */
6443 +#define KPMK            __REG(0x41500018) /* Keypad Interface Matrix Key register */
6444 +#define KPAS            __REG(0x41500020) /* Keypad Interface Automatic Scan register */
6445 +#define KPASMKP0        __REG(0x41500028) /* Keypad Interface Automatic Scan Multiple Key Presser register 0 */
6446 +#define KPASMKP1        __REG(0x41500030) /* Keypad Interface Automatic Scan Multiple Key Presser register 1 */
6447 +#define KPASMKP2        __REG(0x41500038) /* Keypad Interface Automatic Scan Multiple Key Presser register 2 */
6448 +#define KPASMKP3        __REG(0x41500040) /* Keypad Interface Automatic Scan Multiple Key Presser register 3 */
6449 +#define KPKDI           __REG(0x41500048) /* Keypad Interface Key Debounce Interval register */
6450 +
6451 +#define KPC_AS          (0x1 << 30)  /* Automatic Scan bit */
6452 +#define KPC_ASACT       (0x1 << 29)  /* Automatic Scan on Activity */
6453 +#define KPC_MI          (0x1 << 22)  /* Matrix interrupt bit */
6454 +#define KPC_IMKP        (0x1 << 21)  /* Ignore Multiple Key Press */
6455 +#define KPC_MS7         (0x1 << 20)  /* Matrix scan line 7 */
6456 +#define KPC_MS6         (0x1 << 19)  /* Matrix scan line 6 */
6457 +#define KPC_MS5         (0x1 << 18)  /* Matrix scan line 5 */
6458 +#define KPC_MS4         (0x1 << 17)  /* Matrix scan line 4 */
6459 +#define KPC_MS3         (0x1 << 16)  /* Matrix scan line 3 */
6460 +#define KPC_MS2         (0x1 << 15)  /* Matrix scan line 2 */
6461 +#define KPC_MS1         (0x1 << 14)  /* Matrix scan line 1 */
6462 +#define KPC_MS0         (0x1 << 13)  /* Matrix scan line 0 */
6463 +#define KPC_MS_ALL      (KPC_MS0 | KPC_MS1 | KPC_MS2 | KPC_MS3 | KPC_MS4 | KPC_MS5 | KPC_MS6 | KPC_MS7)
6464 +#define KPC_ME          (0x1 << 12)  /* Matrix Keypad Enable */
6465 +#define KPC_MIE         (0x1 << 11)  /* Matrix Interrupt Enable */
6466 +#define KPC_DK_DEB_SEL (0x1 <<  9)  /* Direct Keypad Debounce Select */
6467 +#define KPC_DI          (0x1 <<  5)  /* Direct key interrupt bit */
6468 +#define KPC_RE_ZERO_DEB (0x1 <<  4)  /* Rotary Encoder Zero Debounce */
6469 +#define KPC_REE1        (0x1 <<  3)  /* Rotary Encoder1 Enable */
6470 +#define KPC_REE0        (0x1 <<  2)  /* Rotary Encoder0 Enable */
6471 +#define KPC_DE          (0x1 <<  1)  /* Direct Keypad Enable */
6472 +#define KPC_DIE         (0x1 <<  0)  /* Direct Keypad interrupt Enable */
6473 +
6474 +#define KPDK_DKP        (0x1 << 31)
6475 +#define KPDK_DK7        (0x1 <<  7)
6476 +#define KPDK_DK6        (0x1 <<  6)
6477 +#define KPDK_DK5        (0x1 <<  5)
6478 +#define KPDK_DK4        (0x1 <<  4)
6479 +#define KPDK_DK3        (0x1 <<  3)
6480 +#define KPDK_DK2        (0x1 <<  2)
6481 +#define KPDK_DK1        (0x1 <<  1)
6482 +#define KPDK_DK0        (0x1 <<  0)
6483 +
6484 +#define KPREC_OF1       (0x1 << 31)
6485 +#define kPREC_UF1       (0x1 << 30)
6486 +#define KPREC_OF0       (0x1 << 15)
6487 +#define KPREC_UF0       (0x1 << 14)
6488 +
6489 +#define KPMK_MKP        (0x1 << 31)
6490 +#define KPAS_SO         (0x1 << 31)
6491 +#define KPASMKPx_SO     (0x1 << 31)
6492 +
6493 +/* Camera Interface */
6494 +#define CICR0          __REG(0x50000000)
6495 +#define CICR1          __REG(0x50000004)
6496 +#define CICR2          __REG(0x50000008)
6497 +#define CICR3          __REG(0x5000000C)
6498 +#define CICR4          __REG(0x50000010)
6499 +#define CISR           __REG(0x50000014)
6500 +#define CIFR           __REG(0x50000018)
6501 +#define CITOR          __REG(0x5000001C)
6502 +#define CIBR0          __REG(0x50000028)
6503 +#define CIBR1          __REG(0x50000030)
6504 +#define CIBR2          __REG(0x50000038)
6505 +
6506 +#define CICR0_DMAEN    (1 << 31)       /* DMA request enable */
6507 +#define CICR0_PAR_EN   (1 << 30)       /* Parity enable */
6508 +#define CICR0_SL_CAP_EN        (1 << 29)       /* Capture enable for slave mode */
6509 +#define CICR0_ENB      (1 << 28)       /* Camera interface enable */
6510 +#define CICR0_DIS      (1 << 27)       /* Camera interface disable */
6511 +#define CICR0_SIM      (0x7 << 24)     /* Sensor interface mode mask */
6512 +#define CICR0_TOM      (1 << 9)        /* Time-out mask */
6513 +#define CICR0_RDAVM    (1 << 8)        /* Receive-data-available mask */
6514 +#define CICR0_FEM      (1 << 7)        /* FIFO-empty mask */
6515 +#define CICR0_EOLM     (1 << 6)        /* End-of-line mask */
6516 +#define CICR0_PERRM    (1 << 5)        /* Parity-error mask */
6517 +#define CICR0_QDM      (1 << 4)        /* Quick-disable mask */
6518 +#define CICR0_CDM      (1 << 3)        /* Disable-done mask */
6519 +#define CICR0_SOFM     (1 << 2)        /* Start-of-frame mask */
6520 +#define CICR0_EOFM     (1 << 1)        /* End-of-frame mask */
6521 +#define CICR0_FOM      (1 << 0)        /* FIFO-overrun mask */
6522 +
6523 +#define CICR1_TBIT     (1 << 31)       /* Transparency bit */
6524 +#define CICR1_RGBT_CONV        (0x3 << 30)     /* RGBT conversion mask */
6525 +#define CICR1_PPL      (0x7ff << 15)   /* Pixels per line mask */
6526 +#define CICR1_RGB_CONV (0x7 << 12)     /* RGB conversion mask */
6527 +#define CICR1_RGB_F    (1 << 11)       /* RGB format */
6528 +#define CICR1_YCBCR_F  (1 << 10)       /* YCbCr format */
6529 +#define CICR1_RGB_BPP  (0x7 << 7)      /* RGB bis per pixel mask */
6530 +#define CICR1_RAW_BPP  (0x3 << 5)      /* Raw bis per pixel mask */
6531 +#define CICR1_COLOR_SP (0x3 << 3)      /* Color space mask */
6532 +#define CICR1_DW       (0x7 << 0)      /* Data width mask */
6533 +
6534 +#define CICR2_BLW      (0xff << 24)    /* Beginning-of-line pixel clock
6535 +                                          wait count mask */
6536 +#define CICR2_ELW      (0xff << 16)    /* End-of-line pixel clock
6537 +                                          wait count mask */
6538 +#define CICR2_HSW      (0x3f << 10)    /* Horizontal sync pulse width mask */
6539 +#define CICR2_BFPW     (0x3f << 3)     /* Beginning-of-frame pixel clock
6540 +                                          wait count mask */
6541 +#define CICR2_FSW      (0x7 << 0)      /* Frame stabilization
6542 +                                          wait count mask */
6543 +
6544 +#define CICR3_BFW      (0xff << 24)    /* Beginning-of-frame line clock
6545 +                                          wait count mask */
6546 +#define CICR3_EFW      (0xff << 16)    /* End-of-frame line clock
6547 +                                          wait count mask */
6548 +#define CICR3_VSW      (0x3f << 10)    /* Vertical sync pulse width mask */
6549 +#define CICR3_BFPW     (0x3f << 3)     /* Beginning-of-frame pixel clock
6550 +                                          wait count mask */
6551 +#define CICR3_LPF      (0x7ff << 0)    /* Lines per frame mask */
6552 +
6553 +#define CICR4_MCLK_DLY (0x3 << 24)     /* MCLK Data Capture Delay mask */
6554 +#define CICR4_PCLK_EN  (1 << 23)       /* Pixel clock enable */
6555 +#define CICR4_PCP      (1 << 22)       /* Pixel clock polarity */
6556 +#define CICR4_HSP      (1 << 21)       /* Horizontal sync polarity */
6557 +#define CICR4_VSP      (1 << 20)       /* Vertical sync polarity */
6558 +#define CICR4_MCLK_EN  (1 << 19)       /* MCLK enable */
6559 +#define CICR4_FR_RATE  (0x7 << 8)      /* Frame rate mask */
6560 +#define CICR4_DIV      (0xff << 0)     /* Clock divisor mask */
6561 +
6562 +#define CISR_FTO       (1 << 15)       /* FIFO time-out */
6563 +#define CISR_RDAV_2    (1 << 14)       /* Channel 2 receive data available */
6564 +#define CISR_RDAV_1    (1 << 13)       /* Channel 1 receive data available */
6565 +#define CISR_RDAV_0    (1 << 12)       /* Channel 0 receive data available */
6566 +#define CISR_FEMPTY_2  (1 << 11)       /* Channel 2 FIFO empty */
6567 +#define CISR_FEMPTY_1  (1 << 10)       /* Channel 1 FIFO empty */
6568 +#define CISR_FEMPTY_0  (1 << 9)        /* Channel 0 FIFO empty */
6569 +#define CISR_EOL       (1 << 8)        /* End of line */
6570 +#define CISR_PAR_ERR   (1 << 7)        /* Parity error */
6571 +#define CISR_CQD       (1 << 6)        /* Camera interface quick disable */
6572 +#define CISR_CDD       (1 << 5)        /* Camera interface disable done */
6573 +#define CISR_SOF       (1 << 4)        /* Start of frame */
6574 +#define CISR_EOF       (1 << 3)        /* End of frame */
6575 +#define CISR_IFO_2     (1 << 2)        /* FIFO overrun for Channel 2 */
6576 +#define CISR_IFO_1     (1 << 1)        /* FIFO overrun for Channel 1 */
6577 +#define CISR_IFO_0     (1 << 0)        /* FIFO overrun for Channel 0 */
6578 +
6579 +#define CIFR_FLVL2     (0x7f << 23)    /* FIFO 2 level mask */
6580 +#define CIFR_FLVL1     (0x7f << 16)    /* FIFO 1 level mask */
6581 +#define CIFR_FLVL0     (0xff << 8)     /* FIFO 0 level mask */
6582 +#define CIFR_THL_0     (0x3 << 4)      /* Threshold Level for Channel 0 FIFO */
6583 +#define CIFR_RESET_F   (1 << 3)        /* Reset input FIFOs */
6584 +#define CIFR_FEN2      (1 << 2)        /* FIFO enable for channel 2 */
6585 +#define CIFR_FEN1      (1 << 1)        /* FIFO enable for channel 1 */
6586 +#define CIFR_FEN0      (1 << 0)        /* FIFO enable for channel 0 */
6587 +
6588 +#define SRAM_SIZE              0x40000 /* 4x64K  */
6589 +
6590 +#define SRAM_MEM_PHYS          0x5C000000
6591 +
6592 +#define IMPMCR         __REG(0x58000000) /* IM Power Management Control Reg */
6593 +#define IMPMSR         __REG(0x58000008) /* IM Power Management Status Reg */
6594 +
6595 +#define IMPMCR_PC3             (0x3 << 22) /* Bank 3 Power Control */
6596 +#define IMPMCR_PC3_RUN_MODE    (0x0 << 22) /*   Run mode */
6597 +#define IMPMCR_PC3_STANDBY_MODE        (0x1 << 22) /*   Standby mode */
6598 +#define IMPMCR_PC3_AUTO_MODE   (0x3 << 22) /*   Automatically controlled */
6599 +
6600 +#define IMPMCR_PC2             (0x3 << 20) /* Bank 2 Power Control */
6601 +#define IMPMCR_PC2_RUN_MODE    (0x0 << 20) /*   Run mode */
6602 +#define IMPMCR_PC2_STANDBY_MODE        (0x1 << 20) /*   Standby mode */
6603 +#define IMPMCR_PC2_AUTO_MODE   (0x3 << 20) /*   Automatically controlled */
6604 +
6605 +#define IMPMCR_PC1             (0x3 << 18) /* Bank 1 Power Control */
6606 +#define IMPMCR_PC1_RUN_MODE    (0x0 << 18) /*   Run mode */
6607 +#define IMPMCR_PC1_STANDBY_MODE        (0x1 << 18) /*   Standby mode */
6608 +#define IMPMCR_PC1_AUTO_MODE   (0x3 << 18) /*   Automatically controlled */
6609 +
6610 +#define IMPMCR_PC0             (0x3 << 16) /* Bank 0 Power Control */
6611 +#define IMPMCR_PC0_RUN_MODE    (0x0 << 16) /*   Run mode */
6612 +#define IMPMCR_PC0_STANDBY_MODE        (0x1 << 16) /*   Standby mode */
6613 +#define IMPMCR_PC0_AUTO_MODE   (0x3 << 16) /*   Automatically controlled */
6614 +
6615 +#define IMPMCR_AW3             (1 << 11) /* Bank 3 Automatic Wake-up enable */
6616 +#define IMPMCR_AW2             (1 << 10) /* Bank 2 Automatic Wake-up enable */
6617 +#define IMPMCR_AW1             (1 << 9)  /* Bank 1 Automatic Wake-up enable */
6618 +#define IMPMCR_AW0             (1 << 8)  /* Bank 0 Automatic Wake-up enable */
6619 +
6620 +#define IMPMCR_DST             (0xFF << 0) /* Delay Standby Time, ms */
6621 +
6622 +#define IMPMSR_PS3             (0x3 << 6) /* Bank 3 Power Status: */
6623 +#define IMPMSR_PS3_RUN_MODE    (0x0 << 6) /*    Run mode */
6624 +#define IMPMSR_PS3_STANDBY_MODE        (0x1 << 6) /*    Standby mode */
6625 +
6626 +#define IMPMSR_PS2             (0x3 << 4) /* Bank 2 Power Status: */
6627 +#define IMPMSR_PS2_RUN_MODE    (0x0 << 4) /*    Run mode */
6628 +#define IMPMSR_PS2_STANDBY_MODE        (0x1 << 4) /*    Standby mode */
6629 +
6630 +#define IMPMSR_PS1             (0x3 << 2) /* Bank 1 Power Status: */
6631 +#define IMPMSR_PS1_RUN_MODE    (0x0 << 2) /*    Run mode */
6632 +#define IMPMSR_PS1_STANDBY_MODE        (0x1 << 2) /*    Standby mode */
6633 +
6634 +#define IMPMSR_PS0             (0x3 << 0) /* Bank 0 Power Status: */
6635 +#define IMPMSR_PS0_RUN_MODE    (0x0 << 0) /*    Run mode */
6636 +#define IMPMSR_PS0_STANDBY_MODE        (0x1 << 0) /*    Standby mode */
6637 +
6638 +#endif
6639 +
6640 +#if defined(CONFIG_PXA27x) || defined(CONFIG_PXA3xx)
6641 +/*
6642 + * UHC: USB Host Controller (OHCI-like) register definitions
6643 + */
6644 +#define UHC_BASE_PHYS  (0x4C000000)
6645 +#define UHCREV         __REG(0x4C000000) /* UHC HCI Spec Revision */
6646 +#define UHCHCON                __REG(0x4C000004) /* UHC Host Control Register */
6647 +#define UHCCOMS                __REG(0x4C000008) /* UHC Command Status Register */
6648 +#define UHCINTS                __REG(0x4C00000C) /* UHC Interrupt Status Register */
6649 +#define UHCINTE                __REG(0x4C000010) /* UHC Interrupt Enable */
6650 +#define UHCINTD                __REG(0x4C000014) /* UHC Interrupt Disable */
6651 +#define UHCHCCA                __REG(0x4C000018) /* UHC Host Controller Comm. Area */
6652 +#define UHCPCED                __REG(0x4C00001C) /* UHC Period Current Endpt Descr */
6653 +#define UHCCHED                __REG(0x4C000020) /* UHC Control Head Endpt Descr */
6654 +#define UHCCCED                __REG(0x4C000024) /* UHC Control Current Endpt Descr */
6655 +#define UHCBHED                __REG(0x4C000028) /* UHC Bulk Head Endpt Descr */
6656 +#define UHCBCED                __REG(0x4C00002C) /* UHC Bulk Current Endpt Descr */
6657 +#define UHCDHEAD       __REG(0x4C000030) /* UHC Done Head */
6658 +#define UHCFMI         __REG(0x4C000034) /* UHC Frame Interval */
6659 +#define UHCFMR         __REG(0x4C000038) /* UHC Frame Remaining */
6660 +#define UHCFMN         __REG(0x4C00003C) /* UHC Frame Number */
6661 +#define UHCPERS                __REG(0x4C000040) /* UHC Periodic Start */
6662 +#define UHCLS          __REG(0x4C000044) /* UHC Low Speed Threshold */
6663 +
6664 +#define UHCRHDA                __REG(0x4C000048) /* UHC Root Hub Descriptor A */
6665 +#define UHCRHDA_NOCP   (1 << 12)       /* No over current protection */
6666 +
6667 +#define UHCRHDB                __REG(0x4C00004C) /* UHC Root Hub Descriptor B */
6668 +#define UHCRHS         __REG(0x4C000050) /* UHC Root Hub Status */
6669 +#define UHCRHPS1       __REG(0x4C000054) /* UHC Root Hub Port 1 Status */
6670 +#define UHCRHPS2       __REG(0x4C000058) /* UHC Root Hub Port 2 Status */
6671 +#define UHCRHPS3       __REG(0x4C00005C) /* UHC Root Hub Port 3 Status */
6672 +
6673 +#define UHCSTAT                __REG(0x4C000060) /* UHC Status Register */
6674 +#define UHCSTAT_UPS3   (1 << 16)       /* USB Power Sense Port3 */
6675 +#define UHCSTAT_SBMAI  (1 << 15)       /* System Bus Master Abort Interrupt*/
6676 +#define UHCSTAT_SBTAI  (1 << 14)       /* System Bus Target Abort Interrupt*/
6677 +#define UHCSTAT_UPRI   (1 << 13)       /* USB Port Resume Interrupt */
6678 +#define UHCSTAT_UPS2   (1 << 12)       /* USB Power Sense Port 2 */
6679 +#define UHCSTAT_UPS1   (1 << 11)       /* USB Power Sense Port 1 */
6680 +#define UHCSTAT_HTA    (1 << 10)       /* HCI Target Abort */
6681 +#define UHCSTAT_HBA    (1 << 8)        /* HCI Buffer Active */
6682 +#define UHCSTAT_RWUE   (1 << 7)        /* HCI Remote Wake Up Event */
6683 +
6684 +#define UHCHR           __REG(0x4C000064) /* UHC Reset Register */
6685 +#define UHCHR_SSEP3    (1 << 11)       /* Sleep Standby Enable for Port3 */
6686 +#define UHCHR_SSEP2    (1 << 10)       /* Sleep Standby Enable for Port2 */
6687 +#define UHCHR_SSEP1    (1 << 9)        /* Sleep Standby Enable for Port1 */
6688 +#define UHCHR_PCPL     (1 << 7)        /* Power control polarity low */
6689 +#define UHCHR_PSPL     (1 << 6)        /* Power sense polarity low */
6690 +#define UHCHR_SSE      (1 << 5)        /* Sleep Standby Enable */
6691 +#define UHCHR_UIT      (1 << 4)        /* USB Interrupt Test */
6692 +#define UHCHR_SSDC     (1 << 3)        /* Simulation Scale Down Clock */
6693 +#define UHCHR_CGR      (1 << 2)        /* Clock Generation Reset */
6694 +#define UHCHR_FHR      (1 << 1)        /* Force Host Controller Reset */
6695 +#define UHCHR_FSBIR    (1 << 0)        /* Force System Bus Iface Reset */
6696 +
6697 +#define UHCHIE          __REG(0x4C000068) /* UHC Interrupt Enable Register*/
6698 +#define UHCHIE_UPS3IE  (1 << 14)       /* Power Sense Port3 IntEn */
6699 +#define UHCHIE_UPRIE   (1 << 13)       /* Port Resume IntEn */
6700 +#define UHCHIE_UPS2IE  (1 << 12)       /* Power Sense Port2 IntEn */
6701 +#define UHCHIE_UPS1IE  (1 << 11)       /* Power Sense Port1 IntEn */
6702 +#define UHCHIE_TAIE    (1 << 10)       /* HCI Interface Transfer Abort
6703 +                                          Interrupt Enable*/
6704 +#define UHCHIE_HBAIE   (1 << 8)        /* HCI Buffer Active IntEn */
6705 +#define UHCHIE_RWIE    (1 << 7)        /* Remote Wake-up IntEn */
6706 +
6707 +#define UHCHIT          __REG(0x4C00006C) /* UHC Interrupt Test register */
6708 +
6709 +#endif /* CONFIG_PXA27x || CONFIG_PXA3xx */
6710 +
6711 +/* PWRMODE register M field values */
6712 +
6713 +#define PWRMODE_IDLE           0x1
6714 +#define PWRMODE_STANDBY                0x2
6715 +#define PWRMODE_SLEEP          0x3
6716 +#define PWRMODE_DEEPSLEEP      0x7
6717 +
6718 +#endif
6719 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/regs-ssp.h linux-2.6.25-rc4/include/asm-arm/arch/regs-ssp.h
6720 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/regs-ssp.h       1970-01-01 01:00:00.000000000 +0100
6721 +++ linux-2.6.25-rc4/include/asm-arm/arch/regs-ssp.h    2008-03-08 16:11:19.000000000 +0100
6722 @@ -0,0 +1,113 @@
6723 +#ifndef __ASM_ARCH_REGS_SSP_H
6724 +#define __ASM_ARCH_REGS_SSP_H
6725 +
6726 +/*
6727 + * SSP Serial Port Registers
6728 + * PXA250, PXA255, PXA26x and PXA27x SSP controllers are all slightly different.
6729 + * PXA255, PXA26x and PXA27x have extra ports, registers and bits.
6730 + */
6731 +
6732 +#define SSCR0          (0x00)  /* SSP Control Register 0 */
6733 +#define SSCR1          (0x04)  /* SSP Control Register 1 */
6734 +#define SSSR           (0x08)  /* SSP Status Register */
6735 +#define SSITR          (0x0C)  /* SSP Interrupt Test Register */
6736 +#define SSDR           (0x10)  /* SSP Data Write/Data Read Register */
6737 +
6738 +#define SSTO           (0x28)  /* SSP Time Out Register */
6739 +#define SSPSP          (0x2C)  /* SSP Programmable Serial Protocol */
6740 +#define SSTSA          (0x30)  /* SSP Tx Timeslot Active */
6741 +#define SSRSA          (0x34)  /* SSP Rx Timeslot Active */
6742 +#define SSTSS          (0x38)  /* SSP Timeslot Status */
6743 +#define SSACD          (0x3C)  /* SSP Audio Clock Divider */
6744 +
6745 +/* Common PXA2xx bits first */
6746 +#define SSCR0_DSS      (0x0000000f)    /* Data Size Select (mask) */
6747 +#define SSCR0_DataSize(x)  ((x) - 1)   /* Data Size Select [4..16] */
6748 +#define SSCR0_FRF      (0x00000030)    /* FRame Format (mask) */
6749 +#define SSCR0_Motorola (0x0 << 4)      /* Motorola's Serial Peripheral Interface (SPI) */
6750 +#define SSCR0_TI       (0x1 << 4)      /* Texas Instruments' Synchronous Serial Protocol (SSP) */
6751 +#define SSCR0_National (0x2 << 4)      /* National Microwire */
6752 +#define SSCR0_ECS      (1 << 6)        /* External clock select */
6753 +#define SSCR0_SSE      (1 << 7)        /* Synchronous Serial Port Enable */
6754 +#if defined(CONFIG_PXA25x)
6755 +#define SSCR0_SCR      (0x0000ff00)    /* Serial Clock Rate (mask) */
6756 +#define SSCR0_SerClkDiv(x) ((((x) - 2)/2) << 8) /* Divisor [2..512] */
6757 +#elif defined(CONFIG_PXA27x)
6758 +#define SSCR0_SCR      (0x000fff00)    /* Serial Clock Rate (mask) */
6759 +#define SSCR0_SerClkDiv(x) (((x) - 1) << 8) /* Divisor [1..4096] */
6760 +#define SSCR0_EDSS     (1 << 20)       /* Extended data size select */
6761 +#define SSCR0_NCS      (1 << 21)       /* Network clock select */
6762 +#define SSCR0_RIM      (1 << 22)       /* Receive FIFO overrrun interrupt mask */
6763 +#define SSCR0_TUM      (1 << 23)       /* Transmit FIFO underrun interrupt mask */
6764 +#define SSCR0_FRDC     (0x07000000)    /* Frame rate divider control (mask) */
6765 +#define SSCR0_SlotsPerFrm(x) (((x) - 1) << 24) /* Time slots per frame [1..8] */
6766 +#define SSCR0_ADC      (1 << 30)       /* Audio clock select */
6767 +#define SSCR0_MOD      (1 << 31)       /* Mode (normal or network) */
6768 +#endif
6769 +
6770 +#define SSCR1_RIE      (1 << 0)        /* Receive FIFO Interrupt Enable */
6771 +#define SSCR1_TIE      (1 << 1)        /* Transmit FIFO Interrupt Enable */
6772 +#define SSCR1_LBM      (1 << 2)        /* Loop-Back Mode */
6773 +#define SSCR1_SPO      (1 << 3)        /* Motorola SPI SSPSCLK polarity setting */
6774 +#define SSCR1_SPH      (1 << 4)        /* Motorola SPI SSPSCLK phase setting */
6775 +#define SSCR1_MWDS     (1 << 5)        /* Microwire Transmit Data Size */
6776 +#define SSCR1_TFT      (0x000003c0)    /* Transmit FIFO Threshold (mask) */
6777 +#define SSCR1_TxTresh(x) (((x) - 1) << 6) /* level [1..16] */
6778 +#define SSCR1_RFT      (0x00003c00)    /* Receive FIFO Threshold (mask) */
6779 +#define SSCR1_RxTresh(x) (((x) - 1) << 10) /* level [1..16] */
6780 +
6781 +#define SSSR_TNF       (1 << 2)        /* Transmit FIFO Not Full */
6782 +#define SSSR_RNE       (1 << 3)        /* Receive FIFO Not Empty */
6783 +#define SSSR_BSY       (1 << 4)        /* SSP Busy */
6784 +#define SSSR_TFS       (1 << 5)        /* Transmit FIFO Service Request */
6785 +#define SSSR_RFS       (1 << 6)        /* Receive FIFO Service Request */
6786 +#define SSSR_ROR       (1 << 7)        /* Receive FIFO Overrun */
6787 +
6788 +#define SSCR0_TIM              (1 << 23)       /* Transmit FIFO Under Run Interrupt Mask */
6789 +#define SSCR0_RIM              (1 << 22)       /* Receive FIFO Over Run interrupt Mask */
6790 +#define SSCR0_NCS              (1 << 21)       /* Network Clock Select */
6791 +#define SSCR0_EDSS             (1 << 20)       /* Extended Data Size Select */
6792 +
6793 +/* extra bits in PXA255, PXA26x and PXA27x SSP ports */
6794 +#define SSCR0_TISSP            (1 << 4)        /* TI Sync Serial Protocol */
6795 +#define SSCR0_PSP              (3 << 4)        /* PSP - Programmable Serial Protocol */
6796 +#define SSCR1_TTELP            (1 << 31)       /* TXD Tristate Enable Last Phase */
6797 +#define SSCR1_TTE              (1 << 30)       /* TXD Tristate Enable */
6798 +#define SSCR1_EBCEI            (1 << 29)       /* Enable Bit Count Error interrupt */
6799 +#define SSCR1_SCFR             (1 << 28)       /* Slave Clock free Running */
6800 +#define SSCR1_ECRA             (1 << 27)       /* Enable Clock Request A */
6801 +#define SSCR1_ECRB             (1 << 26)       /* Enable Clock request B */
6802 +#define SSCR1_SCLKDIR          (1 << 25)       /* Serial Bit Rate Clock Direction */
6803 +#define SSCR1_SFRMDIR          (1 << 24)       /* Frame Direction */
6804 +#define SSCR1_RWOT             (1 << 23)       /* Receive Without Transmit */
6805 +#define SSCR1_TRAIL            (1 << 22)       /* Trailing Byte */
6806 +#define SSCR1_TSRE             (1 << 21)       /* Transmit Service Request Enable */
6807 +#define SSCR1_RSRE             (1 << 20)       /* Receive Service Request Enable */
6808 +#define SSCR1_TINTE            (1 << 19)       /* Receiver Time-out Interrupt enable */
6809 +#define SSCR1_PINTE            (1 << 18)       /* Peripheral Trailing Byte Interupt Enable */
6810 +#define SSCR1_IFS              (1 << 16)       /* Invert Frame Signal */
6811 +#define SSCR1_STRF             (1 << 15)       /* Select FIFO or EFWR */
6812 +#define SSCR1_EFWR             (1 << 14)       /* Enable FIFO Write/Read */
6813 +
6814 +#define SSSR_BCE               (1 << 23)       /* Bit Count Error */
6815 +#define SSSR_CSS               (1 << 22)       /* Clock Synchronisation Status */
6816 +#define SSSR_TUR               (1 << 21)       /* Transmit FIFO Under Run */
6817 +#define SSSR_EOC               (1 << 20)       /* End Of Chain */
6818 +#define SSSR_TINT              (1 << 19)       /* Receiver Time-out Interrupt */
6819 +#define SSSR_PINT              (1 << 18)       /* Peripheral Trailing Byte Interrupt */
6820 +
6821 +#define SSPSP_FSRT             (1 << 25)       /* Frame Sync Relative Timing */
6822 +#define SSPSP_DMYSTOP(x)       ((x) << 23)     /* Dummy Stop */
6823 +#define SSPSP_SFRMWDTH(x)      ((x) << 16)     /* Serial Frame Width */
6824 +#define SSPSP_SFRMDLY(x)       ((x) << 9)      /* Serial Frame Delay */
6825 +#define SSPSP_DMYSTRT(x)       ((x) << 7)      /* Dummy Start */
6826 +#define SSPSP_STRTDLY(x)       ((x) << 4)      /* Start Delay */
6827 +#define SSPSP_ETDS             (1 << 3)        /* End of Transfer data State */
6828 +#define SSPSP_SFRMP            (1 << 2)        /* Serial Frame Polarity */
6829 +#define SSPSP_SCMODE(x)                ((x) << 0)      /* Serial Bit Rate Clock Mode */
6830 +
6831 +#define SSACD_SCDB             (1 << 3)        /* SSPSYSCLK Divider Bypass */
6832 +#define SSACD_ACPS(x)          ((x) << 4)      /* Audio clock PLL select */
6833 +#define SSACD_ACDS(x)          ((x) << 0)      /* Audio clock divider select */
6834 +
6835 +#endif /* __ASM_ARCH_REGS_SSP_H */
6836 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/sharpsl.h linux-2.6.25-rc4/include/asm-arm/arch/sharpsl.h
6837 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/sharpsl.h        1970-01-01 01:00:00.000000000 +0100
6838 +++ linux-2.6.25-rc4/include/asm-arm/arch/sharpsl.h     2008-03-08 16:11:19.000000000 +0100
6839 @@ -0,0 +1,34 @@
6840 +/*
6841 + * SharpSL SSP Driver
6842 + */
6843 +
6844 +unsigned long corgi_ssp_ads7846_putget(unsigned long);
6845 +unsigned long corgi_ssp_ads7846_get(void);
6846 +void corgi_ssp_ads7846_put(unsigned long data);
6847 +void corgi_ssp_ads7846_lock(void);
6848 +void corgi_ssp_ads7846_unlock(void);
6849 +void corgi_ssp_lcdtg_send (unsigned char adrs, unsigned char data);
6850 +void corgi_ssp_blduty_set(int duty);
6851 +int corgi_ssp_max1111_get(unsigned long data);
6852 +
6853 +/*
6854 + * SharpSL Touchscreen Driver
6855 + */
6856 +
6857 +struct corgits_machinfo {
6858 +       unsigned long (*get_hsync_invperiod)(void);
6859 +       void (*put_hsync)(void);
6860 +       void (*wait_hsync)(void);
6861 +};
6862 +
6863 +
6864 +/*
6865 + * SharpSL Backlight
6866 + */
6867 +extern void corgibl_limit_intensity(int limit);
6868 +
6869 +
6870 +/*
6871 + * SharpSL Battery/PM Driver
6872 + */
6873 +extern void sharpsl_battery_kick(void);
6874 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/spitz.h linux-2.6.25-rc4/include/asm-arm/arch/spitz.h
6875 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/spitz.h  1970-01-01 01:00:00.000000000 +0100
6876 +++ linux-2.6.25-rc4/include/asm-arm/arch/spitz.h       2008-03-08 16:11:19.000000000 +0100
6877 @@ -0,0 +1,158 @@
6878 +/*
6879 + * Hardware specific definitions for SL-Cx000 series of PDAs
6880 + *
6881 + * Copyright (c) 2005 Alexander Wykes
6882 + * Copyright (c) 2005 Richard Purdie
6883 + *
6884 + * Based on Sharp's 2.4 kernel patches
6885 + *
6886 + * This program is free software; you can redistribute it and/or modify
6887 + * it under the terms of the GNU General Public License version 2 as
6888 + * published by the Free Software Foundation.
6889 + *
6890 + */
6891 +#ifndef __ASM_ARCH_SPITZ_H
6892 +#define __ASM_ARCH_SPITZ_H  1
6893 +#endif
6894 +
6895 +#include <linux/fb.h>
6896 +
6897 +/* Spitz/Akita GPIOs */
6898 +
6899 +#define SPITZ_GPIO_KEY_INT         (0) /* Key Interrupt */
6900 +#define SPITZ_GPIO_RESET           (1)
6901 +#define SPITZ_GPIO_nSD_DETECT      (9)
6902 +#define SPITZ_GPIO_TP_INT          (11) /* Touch Panel interrupt */
6903 +#define SPITZ_GPIO_AK_INT          (13) /* Remote Control */
6904 +#define SPITZ_GPIO_ADS7846_CS      (14)
6905 +#define SPITZ_GPIO_SYNC            (16)
6906 +#define SPITZ_GPIO_MAX1111_CS      (20)
6907 +#define SPITZ_GPIO_FATAL_BAT       (21)
6908 +#define SPITZ_GPIO_HSYNC           (22)
6909 +#define SPITZ_GPIO_nSD_CLK         (32)
6910 +#define SPITZ_GPIO_USB_DEVICE      (35)
6911 +#define SPITZ_GPIO_USB_HOST        (37)
6912 +#define SPITZ_GPIO_USB_CONNECT     (41)
6913 +#define SPITZ_GPIO_LCDCON_CS       (53)
6914 +#define SPITZ_GPIO_nPCE            (54)
6915 +#define SPITZ_GPIO_nSD_WP          (81)
6916 +#define SPITZ_GPIO_ON_RESET        (89)
6917 +#define SPITZ_GPIO_BAT_COVER       (90)
6918 +#define SPITZ_GPIO_CF_CD           (94)
6919 +#define SPITZ_GPIO_ON_KEY          (95)
6920 +#define SPITZ_GPIO_SWA             (97)
6921 +#define SPITZ_GPIO_SWB             (96)
6922 +#define SPITZ_GPIO_CHRG_FULL       (101)
6923 +#define SPITZ_GPIO_CO              (101)
6924 +#define SPITZ_GPIO_CF_IRQ          (105)
6925 +#define SPITZ_GPIO_AC_IN           (115)
6926 +#define SPITZ_GPIO_HP_IN           (116)
6927 +
6928 +/* Spitz Only GPIOs */
6929 +
6930 +#define SPITZ_GPIO_CF2_IRQ         (106) /* CF slot1 Ready */
6931 +#define SPITZ_GPIO_CF2_CD          (93)
6932 +
6933 +
6934 +/* Spitz/Akita Keyboard Definitions */
6935 +
6936 +#define SPITZ_KEY_STROBE_NUM         (11)
6937 +#define SPITZ_KEY_SENSE_NUM          (7)
6938 +#define SPITZ_GPIO_G0_STROBE_BIT     0x0f800000
6939 +#define SPITZ_GPIO_G1_STROBE_BIT     0x00100000
6940 +#define SPITZ_GPIO_G2_STROBE_BIT     0x01000000
6941 +#define SPITZ_GPIO_G3_STROBE_BIT     0x00041880
6942 +#define SPITZ_GPIO_G0_SENSE_BIT      0x00021000
6943 +#define SPITZ_GPIO_G1_SENSE_BIT      0x000000d4
6944 +#define SPITZ_GPIO_G2_SENSE_BIT      0x08000000
6945 +#define SPITZ_GPIO_G3_SENSE_BIT      0x00000000
6946 +
6947 +#define SPITZ_GPIO_KEY_STROBE0       88
6948 +#define SPITZ_GPIO_KEY_STROBE1       23
6949 +#define SPITZ_GPIO_KEY_STROBE2       24
6950 +#define SPITZ_GPIO_KEY_STROBE3       25
6951 +#define SPITZ_GPIO_KEY_STROBE4       26
6952 +#define SPITZ_GPIO_KEY_STROBE5       27
6953 +#define SPITZ_GPIO_KEY_STROBE6       52
6954 +#define SPITZ_GPIO_KEY_STROBE7       103
6955 +#define SPITZ_GPIO_KEY_STROBE8       107
6956 +#define SPITZ_GPIO_KEY_STROBE9       108
6957 +#define SPITZ_GPIO_KEY_STROBE10      114
6958 +
6959 +#define SPITZ_GPIO_KEY_SENSE0        12
6960 +#define SPITZ_GPIO_KEY_SENSE1        17
6961 +#define SPITZ_GPIO_KEY_SENSE2        91
6962 +#define SPITZ_GPIO_KEY_SENSE3        34
6963 +#define SPITZ_GPIO_KEY_SENSE4        36
6964 +#define SPITZ_GPIO_KEY_SENSE5        38
6965 +#define SPITZ_GPIO_KEY_SENSE6        39
6966 +
6967 +
6968 +/* Spitz Scoop Device (No. 1) GPIOs */
6969 +/* Suspend States in comments */
6970 +#define SPITZ_SCP_LED_GREEN     SCOOP_GPCR_PA11  /* Keep */
6971 +#define SPITZ_SCP_JK_B          SCOOP_GPCR_PA12  /* Keep */
6972 +#define SPITZ_SCP_CHRG_ON       SCOOP_GPCR_PA13  /* Keep */
6973 +#define SPITZ_SCP_MUTE_L        SCOOP_GPCR_PA14  /* Low */
6974 +#define SPITZ_SCP_MUTE_R        SCOOP_GPCR_PA15  /* Low */
6975 +#define SPITZ_SCP_CF_POWER      SCOOP_GPCR_PA16  /* Keep */
6976 +#define SPITZ_SCP_LED_ORANGE    SCOOP_GPCR_PA17  /* Keep */
6977 +#define SPITZ_SCP_JK_A          SCOOP_GPCR_PA18  /* Low */
6978 +#define SPITZ_SCP_ADC_TEMP_ON   SCOOP_GPCR_PA19  /* Low */
6979 +
6980 +#define SPITZ_SCP_IO_DIR      (SPITZ_SCP_LED_GREEN | SPITZ_SCP_JK_B | SPITZ_SCP_CHRG_ON | \
6981 +                               SPITZ_SCP_MUTE_L | SPITZ_SCP_MUTE_R | SPITZ_SCP_LED_ORANGE | \
6982 +                               SPITZ_SCP_CF_POWER | SPITZ_SCP_JK_A | SPITZ_SCP_ADC_TEMP_ON)
6983 +#define SPITZ_SCP_IO_OUT      (SPITZ_SCP_CHRG_ON | SPITZ_SCP_MUTE_L | SPITZ_SCP_MUTE_R)
6984 +#define SPITZ_SCP_SUS_CLR     (SPITZ_SCP_MUTE_L | SPITZ_SCP_MUTE_R | SPITZ_SCP_JK_A | SPITZ_SCP_ADC_TEMP_ON)
6985 +#define SPITZ_SCP_SUS_SET     0
6986 +
6987 +/* Spitz Scoop Device (No. 2) GPIOs */
6988 +/* Suspend States in comments */
6989 +#define SPITZ_SCP2_IR_ON           SCOOP_GPCR_PA11  /* High */
6990 +#define SPITZ_SCP2_AKIN_PULLUP     SCOOP_GPCR_PA12  /* Keep */
6991 +#define SPITZ_SCP2_RESERVED_1      SCOOP_GPCR_PA13  /* High */
6992 +#define SPITZ_SCP2_RESERVED_2      SCOOP_GPCR_PA14  /* Low */
6993 +#define SPITZ_SCP2_RESERVED_3      SCOOP_GPCR_PA15  /* Low */
6994 +#define SPITZ_SCP2_RESERVED_4      SCOOP_GPCR_PA16  /* Low */
6995 +#define SPITZ_SCP2_BACKLIGHT_CONT  SCOOP_GPCR_PA17  /* Low */
6996 +#define SPITZ_SCP2_BACKLIGHT_ON    SCOOP_GPCR_PA18  /* Low */
6997 +#define SPITZ_SCP2_MIC_BIAS        SCOOP_GPCR_PA19  /* Low */
6998 +
6999 +#define SPITZ_SCP2_IO_DIR (SPITZ_SCP2_IR_ON | SPITZ_SCP2_AKIN_PULLUP | SPITZ_SCP2_RESERVED_1 | \
7000 +                           SPITZ_SCP2_RESERVED_2 | SPITZ_SCP2_RESERVED_3 | SPITZ_SCP2_RESERVED_4 | \
7001 +                           SPITZ_SCP2_BACKLIGHT_CONT | SPITZ_SCP2_BACKLIGHT_ON | SPITZ_SCP2_MIC_BIAS)
7002 +
7003 +#define SPITZ_SCP2_IO_OUT   (SPITZ_SCP2_IR_ON | SPITZ_SCP2_AKIN_PULLUP | SPITZ_SCP2_RESERVED_1)
7004 +#define SPITZ_SCP2_SUS_CLR  (SPITZ_SCP2_RESERVED_2 | SPITZ_SCP2_RESERVED_3 | SPITZ_SCP2_RESERVED_4 | \
7005 +                             SPITZ_SCP2_BACKLIGHT_CONT | SPITZ_SCP2_BACKLIGHT_ON | SPITZ_SCP2_MIC_BIAS)
7006 +#define SPITZ_SCP2_SUS_SET  (SPITZ_SCP2_IR_ON | SPITZ_SCP2_RESERVED_1)
7007 +
7008 +
7009 +/* Spitz IRQ Definitions */
7010 +
7011 +#define SPITZ_IRQ_GPIO_KEY_INT        IRQ_GPIO(SPITZ_GPIO_KEY_INT)
7012 +#define SPITZ_IRQ_GPIO_AC_IN          IRQ_GPIO(SPITZ_GPIO_AC_IN)
7013 +#define SPITZ_IRQ_GPIO_AK_INT         IRQ_GPIO(SPITZ_GPIO_AK_INT)
7014 +#define SPITZ_IRQ_GPIO_HP_IN          IRQ_GPIO(SPITZ_GPIO_HP_IN)
7015 +#define SPITZ_IRQ_GPIO_TP_INT         IRQ_GPIO(SPITZ_GPIO_TP_INT)
7016 +#define SPITZ_IRQ_GPIO_SYNC           IRQ_GPIO(SPITZ_GPIO_SYNC)
7017 +#define SPITZ_IRQ_GPIO_ON_KEY         IRQ_GPIO(SPITZ_GPIO_ON_KEY)
7018 +#define SPITZ_IRQ_GPIO_SWA            IRQ_GPIO(SPITZ_GPIO_SWA)
7019 +#define SPITZ_IRQ_GPIO_SWB            IRQ_GPIO(SPITZ_GPIO_SWB)
7020 +#define SPITZ_IRQ_GPIO_BAT_COVER      IRQ_GPIO(SPITZ_GPIO_BAT_COVER)
7021 +#define SPITZ_IRQ_GPIO_FATAL_BAT      IRQ_GPIO(SPITZ_GPIO_FATAL_BAT)
7022 +#define SPITZ_IRQ_GPIO_CO             IRQ_GPIO(SPITZ_GPIO_CO)
7023 +#define SPITZ_IRQ_GPIO_CF_IRQ         IRQ_GPIO(SPITZ_GPIO_CF_IRQ)
7024 +#define SPITZ_IRQ_GPIO_CF_CD          IRQ_GPIO(SPITZ_GPIO_CF_CD)
7025 +#define SPITZ_IRQ_GPIO_CF2_IRQ        IRQ_GPIO(SPITZ_GPIO_CF2_IRQ)
7026 +#define SPITZ_IRQ_GPIO_nSD_INT        IRQ_GPIO(SPITZ_GPIO_nSD_INT)
7027 +#define SPITZ_IRQ_GPIO_nSD_DETECT     IRQ_GPIO(SPITZ_GPIO_nSD_DETECT)
7028 +
7029 +/*
7030 + * Shared data structures
7031 + */
7032 +extern struct platform_device spitzscoop_device;
7033 +extern struct platform_device spitzscoop2_device;
7034 +extern struct platform_device spitzssp_device;
7035 +extern struct sharpsl_charger_machinfo spitz_pm_machinfo;
7036 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/ssp.h linux-2.6.25-rc4/include/asm-arm/arch/ssp.h
7037 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/ssp.h    1970-01-01 01:00:00.000000000 +0100
7038 +++ linux-2.6.25-rc4/include/asm-arm/arch/ssp.h 2008-03-08 16:11:19.000000000 +0100
7039 @@ -0,0 +1,83 @@
7040 +/*
7041 + *  ssp.h
7042 + *
7043 + *  Copyright (C) 2003 Russell King, All Rights Reserved.
7044 + *
7045 + * This program is free software; you can redistribute it and/or modify
7046 + * it under the terms of the GNU General Public License version 2 as
7047 + * published by the Free Software Foundation.
7048 + *
7049 + * This driver supports the following PXA CPU/SSP ports:-
7050 + *
7051 + *       PXA250     SSP
7052 + *       PXA255     SSP, NSSP
7053 + *       PXA26x     SSP, NSSP, ASSP
7054 + *       PXA27x     SSP1, SSP2, SSP3
7055 + *       PXA3xx     SSP1, SSP2, SSP3, SSP4
7056 + */
7057 +
7058 +#ifndef __ASM_ARCH_SSP_H
7059 +#define __ASM_ARCH_SSP_H
7060 +
7061 +#include <linux/list.h>
7062 +
7063 +enum pxa_ssp_type {
7064 +       SSP_UNDEFINED = 0,
7065 +       PXA25x_SSP,  /* pxa 210, 250, 255, 26x */
7066 +       PXA25x_NSSP, /* pxa 255, 26x (including ASSP) */
7067 +       PXA27x_SSP,
7068 +};
7069 +
7070 +struct ssp_device {
7071 +       struct platform_device *pdev;
7072 +       struct list_head        node;
7073 +
7074 +       struct clk      *clk;
7075 +       void __iomem    *mmio_base;
7076 +       unsigned long   phys_base;
7077 +
7078 +       const char      *label;
7079 +       int             port_id;
7080 +       int             type;
7081 +       int             use_count;
7082 +       int             irq;
7083 +       int             drcmr_rx;
7084 +       int             drcmr_tx;
7085 +};
7086 +
7087 +/*
7088 + * SSP initialisation flags
7089 + */
7090 +#define SSP_NO_IRQ     0x1             /* don't register an irq handler in SSP driver */
7091 +
7092 +struct ssp_state {
7093 +       u32     cr0;
7094 +       u32 cr1;
7095 +       u32 to;
7096 +       u32 psp;
7097 +};
7098 +
7099 +struct ssp_dev {
7100 +       struct ssp_device *ssp;
7101 +       u32 port;
7102 +       u32 mode;
7103 +       u32 flags;
7104 +       u32 psp_flags;
7105 +       u32 speed;
7106 +       int irq;
7107 +};
7108 +
7109 +int ssp_write_word(struct ssp_dev *dev, u32 data);
7110 +int ssp_read_word(struct ssp_dev *dev, u32 *data);
7111 +int ssp_flush(struct ssp_dev *dev);
7112 +void ssp_enable(struct ssp_dev *dev);
7113 +void ssp_disable(struct ssp_dev *dev);
7114 +void ssp_save_state(struct ssp_dev *dev, struct ssp_state *ssp);
7115 +void ssp_restore_state(struct ssp_dev *dev, struct ssp_state *ssp);
7116 +int ssp_init(struct ssp_dev *dev, u32 port, u32 init_flags);
7117 +int ssp_config(struct ssp_dev *dev, u32 mode, u32 flags, u32 psp_flags, u32 speed);
7118 +void ssp_exit(struct ssp_dev *dev);
7119 +
7120 +struct ssp_device *ssp_request(int port, const char *label);
7121 +void ssp_free(struct ssp_device *);
7122 +#endif /* __ASM_ARCH_SSP_H */
7123 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/system.h linux-2.6.25-rc4/include/asm-arm/arch/system.h
7124 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/system.h 1970-01-01 01:00:00.000000000 +0100
7125 +++ linux-2.6.25-rc4/include/asm-arm/arch/system.h      2008-02-26 01:20:20.000000000 +0100
7126 @@ -0,0 +1,35 @@
7127 +/*
7128 + * linux/include/asm-arm/arch-pxa/system.h
7129 + *
7130 + * Author:     Nicolas Pitre
7131 + * Created:    Jun 15, 2001
7132 + * Copyright:  MontaVista Software Inc.
7133 + *
7134 + * This program is free software; you can redistribute it and/or modify
7135 + * it under the terms of the GNU General Public License version 2 as
7136 + * published by the Free Software Foundation.
7137 + */
7138 +
7139 +#include <asm/proc-fns.h>
7140 +#include "hardware.h"
7141 +#include "pxa-regs.h"
7142 +
7143 +static inline void arch_idle(void)
7144 +{
7145 +       cpu_do_idle();
7146 +}
7147 +
7148 +
7149 +static inline void arch_reset(char mode)
7150 +{
7151 +       if (mode == 's') {
7152 +               /* Jump into ROM at address 0 */
7153 +               cpu_reset(0);
7154 +       } else {
7155 +               /* Initialize the watchdog and let it fire */
7156 +               OWER = OWER_WME;
7157 +               OSSR = OSSR_M3;
7158 +               OSMR3 = OSCR + 368640;  /* ... in 100 ms */
7159 +       }
7160 +}
7161 +
7162 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/timex.h linux-2.6.25-rc4/include/asm-arm/arch/timex.h
7163 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/timex.h  1970-01-01 01:00:00.000000000 +0100
7164 +++ linux-2.6.25-rc4/include/asm-arm/arch/timex.h       2008-02-26 01:20:20.000000000 +0100
7165 @@ -0,0 +1,26 @@
7166 +/*
7167 + * linux/include/asm-arm/arch-pxa/timex.h
7168 + *
7169 + * Author:     Nicolas Pitre
7170 + * Created:    Jun 15, 2001
7171 + * Copyright:  MontaVista Software Inc.
7172 + *
7173 + * This program is free software; you can redistribute it and/or modify
7174 + * it under the terms of the GNU General Public License version 2 as
7175 + * published by the Free Software Foundation.
7176 + */
7177 +
7178 +
7179 +#if defined(CONFIG_PXA25x)
7180 +/* PXA250/210 timer base */
7181 +#define CLOCK_TICK_RATE 3686400
7182 +#elif defined(CONFIG_PXA27x)
7183 +/* PXA27x timer base */
7184 +#ifdef CONFIG_MACH_MAINSTONE
7185 +#define CLOCK_TICK_RATE 3249600
7186 +#else
7187 +#define CLOCK_TICK_RATE 3250000
7188 +#endif
7189 +#else
7190 +#define CLOCK_TICK_RATE 3250000
7191 +#endif
7192 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/tosa.h linux-2.6.25-rc4/include/asm-arm/arch/tosa.h
7193 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/tosa.h   1970-01-01 01:00:00.000000000 +0100
7194 +++ linux-2.6.25-rc4/include/asm-arm/arch/tosa.h        2008-03-08 16:11:19.000000000 +0100
7195 @@ -0,0 +1,196 @@
7196 +/*
7197 + * Hardware specific definitions for Sharp SL-C6000x series of PDAs
7198 + *
7199 + * Copyright (c) 2005 Dirk Opfer
7200 + *
7201 + * Based on Sharp's 2.4 kernel patches
7202 + *
7203 + * This program is free software; you can redistribute it and/or modify
7204 + * it under the terms of the GNU General Public License version 2 as
7205 + * published by the Free Software Foundation.
7206 + *
7207 + */
7208 +#ifndef _ASM_ARCH_TOSA_H_
7209 +#define _ASM_ARCH_TOSA_H_ 1
7210 +
7211 +/*  TOSA Chip selects  */
7212 +#define TOSA_LCDC_PHYS         PXA_CS4_PHYS
7213 +/* Internel Scoop */
7214 +#define TOSA_CF_PHYS           (PXA_CS2_PHYS + 0x00800000)
7215 +/* Jacket Scoop */
7216 +#define TOSA_SCOOP_PHYS        (PXA_CS5_PHYS + 0x00800000)
7217 +
7218 +/*
7219 + * SCOOP2 internal GPIOs
7220 + */
7221 +#define TOSA_SCOOP_PXA_VCORE1          SCOOP_GPCR_PA11
7222 +#define TOSA_SCOOP_TC6393_REST_IN      SCOOP_GPCR_PA12
7223 +#define TOSA_SCOOP_IR_POWERDWN         SCOOP_GPCR_PA13
7224 +#define TOSA_SCOOP_SD_WP               SCOOP_GPCR_PA14
7225 +#define TOSA_SCOOP_PWR_ON              SCOOP_GPCR_PA15
7226 +#define TOSA_SCOOP_AUD_PWR_ON          SCOOP_GPCR_PA16
7227 +#define TOSA_SCOOP_BT_RESET            SCOOP_GPCR_PA17
7228 +#define TOSA_SCOOP_BT_PWR_EN           SCOOP_GPCR_PA18
7229 +#define TOSA_SCOOP_AC_IN_OL            SCOOP_GPCR_PA19
7230 +
7231 +/* GPIO Direction   1 : output mode / 0:input mode */
7232 +#define TOSA_SCOOP_IO_DIR     ( TOSA_SCOOP_PXA_VCORE1 | TOSA_SCOOP_TC6393_REST_IN | \
7233 +               TOSA_SCOOP_IR_POWERDWN | TOSA_SCOOP_PWR_ON | TOSA_SCOOP_AUD_PWR_ON |\
7234 +               TOSA_SCOOP_BT_RESET | TOSA_SCOOP_BT_PWR_EN )
7235 +/* GPIO out put level when init   1: Hi */
7236 +#define TOSA_SCOOP_IO_OUT     ( TOSA_SCOOP_TC6393_REST_IN )
7237 +
7238 +/*
7239 + * SCOOP2 jacket GPIOs
7240 + */
7241 +#define TOSA_SCOOP_JC_BT_LED           SCOOP_GPCR_PA11
7242 +#define TOSA_SCOOP_JC_NOTE_LED         SCOOP_GPCR_PA12
7243 +#define TOSA_SCOOP_JC_CHRG_ERR_LED     SCOOP_GPCR_PA13
7244 +#define TOSA_SCOOP_JC_USB_PULLUP       SCOOP_GPCR_PA14
7245 +#define TOSA_SCOOP_JC_TC6393_SUSPEND   SCOOP_GPCR_PA15
7246 +#define TOSA_SCOOP_JC_TC3693_L3V_ON    SCOOP_GPCR_PA16
7247 +#define TOSA_SCOOP_JC_WLAN_DETECT      SCOOP_GPCR_PA17
7248 +#define TOSA_SCOOP_JC_WLAN_LED         SCOOP_GPCR_PA18
7249 +#define TOSA_SCOOP_JC_CARD_LIMIT_SEL   SCOOP_GPCR_PA19
7250 +
7251 +/* GPIO Direction   1 : output mode / 0:input mode */
7252 +#define TOSA_SCOOP_JC_IO_DIR ( TOSA_SCOOP_JC_BT_LED | TOSA_SCOOP_JC_NOTE_LED | \
7253 +               TOSA_SCOOP_JC_CHRG_ERR_LED | TOSA_SCOOP_JC_USB_PULLUP | \
7254 +               TOSA_SCOOP_JC_TC6393_SUSPEND | TOSA_SCOOP_JC_TC3693_L3V_ON | \
7255 +               TOSA_SCOOP_JC_WLAN_LED | TOSA_SCOOP_JC_CARD_LIMIT_SEL )
7256 +/* GPIO out put level when init   1: Hi */
7257 +#define TOSA_SCOOP_JC_IO_OUT ( 0 )
7258 +
7259 +/*
7260 + * Timing Generator
7261 + */
7262 +#define TG_PNLCTL                      0x00
7263 +#define TG_TPOSCTL                     0x01
7264 +#define TG_DUTYCTL                     0x02
7265 +#define TG_GPOSR                       0x03
7266 +#define TG_GPODR1                      0x04
7267 +#define TG_GPODR2                      0x05
7268 +#define TG_PINICTL                     0x06
7269 +#define TG_HPOSCTL                     0x07
7270 +
7271 +/*
7272 + * LED
7273 + */
7274 +#define TOSA_SCOOP_LED_BLUE            TOSA_SCOOP_GPCR_PA11
7275 +#define TOSA_SCOOP_LED_GREEN           TOSA_SCOOP_GPCR_PA12
7276 +#define TOSA_SCOOP_LED_ORANGE          TOSA_SCOOP_GPCR_PA13
7277 +#define TOSA_SCOOP_LED_WLAN            TOSA_SCOOP_GPCR_PA18
7278 +
7279 +
7280 +/*
7281 + * PXA GPIOs
7282 + */
7283 +#define TOSA_GPIO_POWERON              (0)
7284 +#define TOSA_GPIO_RESET                        (1)
7285 +#define TOSA_GPIO_AC_IN                        (2)
7286 +#define TOSA_GPIO_RECORD_BTN           (3)
7287 +#define TOSA_GPIO_SYNC                 (4)     /* Cradle SYNC Button */
7288 +#define TOSA_GPIO_USB_IN               (5)
7289 +#define TOSA_GPIO_JACKET_DETECT                (7)
7290 +#define TOSA_GPIO_nSD_DETECT           (9)
7291 +#define TOSA_GPIO_nSD_INT              (10)
7292 +#define TOSA_GPIO_TC6393_CLK           (11)
7293 +#define TOSA_GPIO_BAT1_CRG             (12)
7294 +#define TOSA_GPIO_CF_CD                        (13)
7295 +#define TOSA_GPIO_BAT0_CRG             (14)
7296 +#define TOSA_GPIO_TC6393_INT           (15)
7297 +#define TOSA_GPIO_BAT0_LOW             (17)
7298 +#define TOSA_GPIO_TC6393_RDY           (18)
7299 +#define TOSA_GPIO_ON_RESET             (19)
7300 +#define TOSA_GPIO_EAR_IN               (20)
7301 +#define TOSA_GPIO_CF_IRQ               (21)    /* CF slot0 Ready */
7302 +#define TOSA_GPIO_ON_KEY               (22)
7303 +#define TOSA_GPIO_VGA_LINE             (27)
7304 +#define TOSA_GPIO_TP_INT               (32)    /* Touch Panel pen down interrupt */
7305 +#define TOSA_GPIO_JC_CF_IRQ            (36)    /* CF slot1 Ready */
7306 +#define TOSA_GPIO_BAT_LOCKED           (38)    /* Battery locked */
7307 +#define TOSA_GPIO_TG_SPI_SCLK          (81)
7308 +#define TOSA_GPIO_TG_SPI_CS            (82)
7309 +#define TOSA_GPIO_TG_SPI_MOSI          (83)
7310 +#define TOSA_GPIO_BAT1_LOW             (84)
7311 +
7312 +#define TOSA_GPIO_HP_IN                        GPIO_EAR_IN
7313 +
7314 +#define TOSA_GPIO_MAIN_BAT_LOW         GPIO_BAT0_LOW
7315 +
7316 +#define TOSA_KEY_STROBE_NUM            (11)
7317 +#define TOSA_KEY_SENSE_NUM             (7)
7318 +
7319 +#define TOSA_GPIO_HIGH_STROBE_BIT      (0xfc000000)
7320 +#define TOSA_GPIO_LOW_STROBE_BIT       (0x0000001f)
7321 +#define TOSA_GPIO_ALL_SENSE_BIT                (0x00000fe0)
7322 +#define TOSA_GPIO_ALL_SENSE_RSHIFT     (5)
7323 +#define TOSA_GPIO_STROBE_BIT(a)                GPIO_bit(58+(a))
7324 +#define TOSA_GPIO_SENSE_BIT(a)         GPIO_bit(69+(a))
7325 +#define TOSA_GAFR_HIGH_STROBE_BIT      (0xfff00000)
7326 +#define TOSA_GAFR_LOW_STROBE_BIT       (0x000003ff)
7327 +#define TOSA_GAFR_ALL_SENSE_BIT                (0x00fffc00)
7328 +#define TOSA_GPIO_KEY_SENSE(a)                 (69+(a))
7329 +#define TOSA_GPIO_KEY_STROBE(a)                (58+(a))
7330 +
7331 +/*
7332 + * Interrupts
7333 + */
7334 +#define TOSA_IRQ_GPIO_WAKEUP           IRQ_GPIO(TOSA_GPIO_WAKEUP)
7335 +#define TOSA_IRQ_GPIO_AC_IN            IRQ_GPIO(TOSA_GPIO_AC_IN)
7336 +#define TOSA_IRQ_GPIO_RECORD_BTN       IRQ_GPIO(TOSA_GPIO_RECORD_BTN)
7337 +#define TOSA_IRQ_GPIO_SYNC             IRQ_GPIO(TOSA_GPIO_SYNC)
7338 +#define TOSA_IRQ_GPIO_USB_IN           IRQ_GPIO(TOSA_GPIO_USB_IN)
7339 +#define TOSA_IRQ_GPIO_JACKET_DETECT    IRQ_GPIO(TOSA_GPIO_JACKET_DETECT)
7340 +#define TOSA_IRQ_GPIO_nSD_INT          IRQ_GPIO(TOSA_GPIO_nSD_INT)
7341 +#define TOSA_IRQ_GPIO_nSD_DETECT       IRQ_GPIO(TOSA_GPIO_nSD_DETECT)
7342 +#define TOSA_IRQ_GPIO_BAT1_CRG         IRQ_GPIO(TOSA_GPIO_BAT1_CRG)
7343 +#define TOSA_IRQ_GPIO_CF_CD            IRQ_GPIO(TOSA_GPIO_CF_CD)
7344 +#define TOSA_IRQ_GPIO_BAT0_CRG         IRQ_GPIO(TOSA_GPIO_BAT0_CRG)
7345 +#define TOSA_IRQ_GPIO_TC6393_INT       IRQ_GPIO(TOSA_GPIO_TC6393_INT)
7346 +#define TOSA_IRQ_GPIO_BAT0_LOW         IRQ_GPIO(TOSA_GPIO_BAT0_LOW)
7347 +#define TOSA_IRQ_GPIO_EAR_IN           IRQ_GPIO(TOSA_GPIO_EAR_IN)
7348 +#define TOSA_IRQ_GPIO_CF_IRQ           IRQ_GPIO(TOSA_GPIO_CF_IRQ)
7349 +#define TOSA_IRQ_GPIO_ON_KEY           IRQ_GPIO(TOSA_GPIO_ON_KEY)
7350 +#define TOSA_IRQ_GPIO_VGA_LINE         IRQ_GPIO(TOSA_GPIO_VGA_LINE)
7351 +#define TOSA_IRQ_GPIO_TP_INT           IRQ_GPIO(TOSA_GPIO_TP_INT)
7352 +#define TOSA_IRQ_GPIO_JC_CF_IRQ        IRQ_GPIO(TOSA_GPIO_JC_CF_IRQ)
7353 +#define TOSA_IRQ_GPIO_BAT_LOCKED       IRQ_GPIO(TOSA_GPIO_BAT_LOCKED)
7354 +#define TOSA_IRQ_GPIO_BAT1_LOW         IRQ_GPIO(TOSA_GPIO_BAT1_LOW)
7355 +#define TOSA_IRQ_GPIO_KEY_SENSE(a)     IRQ_GPIO(69+(a))
7356 +
7357 +#define TOSA_IRQ_GPIO_MAIN_BAT_LOW     IRQ_GPIO(TOSA_GPIO_MAIN_BAT_LOW)
7358 +
7359 +extern struct platform_device tosascoop_jc_device;
7360 +extern struct platform_device tosascoop_device;
7361 +
7362 +#define TOSA_KEY_SYNC          KEY_102ND /* ??? */
7363 +
7364 +
7365 +#ifndef CONFIG_KEYBOARD_TOSA_USE_EXT_KEYCODES
7366 +#define TOSA_KEY_RECORD                KEY_YEN
7367 +#define TOSA_KEY_ADDRESSBOOK   KEY_KATAKANA
7368 +#define TOSA_KEY_CANCEL                KEY_ESC
7369 +#define TOSA_KEY_CENTER                KEY_HIRAGANA
7370 +#define TOSA_KEY_OK            KEY_HENKAN
7371 +#define TOSA_KEY_CALENDAR      KEY_KATAKANAHIRAGANA
7372 +#define TOSA_KEY_HOMEPAGE      KEY_HANGEUL
7373 +#define TOSA_KEY_LIGHT         KEY_MUHENKAN
7374 +#define TOSA_KEY_MENU          KEY_HANJA
7375 +#define TOSA_KEY_FN            KEY_RIGHTALT
7376 +#define TOSA_KEY_MAIL          KEY_ZENKAKUHANKAKU
7377 +#else
7378 +#define TOSA_KEY_RECORD                KEY_RECORD
7379 +#define TOSA_KEY_ADDRESSBOOK   KEY_ADDRESSBOOK
7380 +#define TOSA_KEY_CANCEL                KEY_CANCEL
7381 +#define TOSA_KEY_CENTER                KEY_SELECT /* ??? */
7382 +#define TOSA_KEY_OK            KEY_OK
7383 +#define TOSA_KEY_CALENDAR      KEY_CALENDAR
7384 +#define TOSA_KEY_HOMEPAGE      KEY_HOMEPAGE
7385 +#define TOSA_KEY_LIGHT         KEY_KBDILLUMTOGGLE
7386 +#define TOSA_KEY_MENU          KEY_MENU
7387 +#define TOSA_KEY_FN            KEY_FN
7388 +#define TOSA_KEY_MAIL          KEY_MAIL
7389 +#endif
7390 +
7391 +#endif /* _ASM_ARCH_TOSA_H_ */
7392 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/trizeps4.h linux-2.6.25-rc4/include/asm-arm/arch/trizeps4.h
7393 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/trizeps4.h       1970-01-01 01:00:00.000000000 +0100
7394 +++ linux-2.6.25-rc4/include/asm-arm/arch/trizeps4.h    2008-02-26 01:20:20.000000000 +0100
7395 @@ -0,0 +1,106 @@
7396 +/************************************************************************
7397 + * Include file for TRIZEPS4 SoM and ConXS eval-board
7398 + * Copyright (c) Jürgen Schindele
7399 + * 2006
7400 + ************************************************************************/
7401 +
7402 +/*
7403 + * Includes/Defines
7404 + */
7405 +#ifndef _TRIPEPS4_H_
7406 +#define _TRIPEPS4_H_
7407 +
7408 +/* physical memory regions */
7409 +#define TRIZEPS4_FLASH_PHYS    (PXA_CS0_PHYS)  /* Flash region */
7410 +#define TRIZEPS4_DISK_PHYS     (PXA_CS1_PHYS)  /* Disk On Chip region */
7411 +#define TRIZEPS4_ETH_PHYS      (PXA_CS2_PHYS)  /* Ethernet DM9000 region */
7412 +#define TRIZEPS4_PIC_PHYS      (PXA_CS3_PHYS)  /* Logic chip on ConXS-Board */
7413 +#define TRIZEPS4_SDRAM_BASE    0xa0000000      /* SDRAM region */
7414 +
7415 +#define TRIZEPS4_CFSR_PHYS     (PXA_CS3_PHYS)                  /* Logic chip on ConXS-Board CSFR register */
7416 +#define TRIZEPS4_BOCR_PHYS     (PXA_CS3_PHYS+0x02000000)       /* Logic chip on ConXS-Board BOCR register */
7417 +#define TRIZEPS4_IRCR_PHYS     (PXA_CS3_PHYS+0x02400000)       /* Logic chip on ConXS-Board IRCR register*/
7418 +#define TRIZEPS4_UPSR_PHYS     (PXA_CS3_PHYS+0x02800000)       /* Logic chip on ConXS-Board UPSR register*/
7419 +#define TRIZEPS4_DICR_PHYS     (PXA_CS3_PHYS+0x03800000)       /* Logic chip on ConXS-Board DICR register*/
7420 +
7421 +/* virtual memory regions */
7422 +#define TRIZEPS4_DISK_VIRT     0xF0000000      /* Disk On Chip region */
7423 +
7424 +#define TRIZEPS4_PIC_VIRT      0xF0100000      /* not used */
7425 +#define TRIZEPS4_CFSR_VIRT     0xF0100000
7426 +#define TRIZEPS4_BOCR_VIRT     0xF0200000
7427 +#define TRIZEPS4_DICR_VIRT     0xF0300000
7428 +#define TRIZEPS4_IRCR_VIRT     0xF0400000
7429 +#define TRIZEPS4_UPSR_VIRT     0xF0500000
7430 +
7431 +/* size of flash */
7432 +#define TRIZEPS4_FLASH_SIZE    0x02000000      /* Flash size 32 MB */
7433 +
7434 +/* Ethernet Controller Davicom DM9000 */
7435 +#define GPIO_DM9000            101
7436 +#define TRIZEPS4_ETH_IRQ       IRQ_GPIO(GPIO_DM9000)
7437 +
7438 +/* UCB1400 audio / TS-controller */
7439 +#define GPIO_UCB1400           1
7440 +#define TRIZEPS4_UCB1400_IRQ   IRQ_GPIO(GPIO_UCB1400)
7441 +
7442 +/* PCMCIA socket Compact Flash */
7443 +#define GPIO_PCD               11              /* PCMCIA Card Detect */
7444 +#define TRIZEPS4_CD_IRQ                IRQ_GPIO(GPIO_PCD)
7445 +#define GPIO_PRDY              13              /* READY / nINT */
7446 +#define TRIZEPS4_READY_NINT    IRQ_GPIO(GPIO_PRDY)
7447 +
7448 +/* MMC socket */
7449 +#define GPIO_MMC_DET           12
7450 +#define TRIZEPS4_MMC_IRQ       IRQ_GPIO(GPIO_MMC_DET)
7451 +
7452 +/* LEDS using tx2 / rx2 */
7453 +#define GPIO_SYS_BUSY_LED      46
7454 +#define GPIO_HEARTBEAT_LED     47
7455 +
7456 +/* Off-module PIC on ConXS board */
7457 +#define GPIO_PIC               0
7458 +#define TRIZEPS4_PIC_IRQ       IRQ_GPIO(GPIO_PIC)
7459 +
7460 +#define CFSR_P2V(x)            ((x) - TRIZEPS4_CFSR_PHYS + TRIZEPS4_CFSR_VIRT)
7461 +#define CFSR_V2P(x)            ((x) - TRIZEPS4_CFSR_VIRT + TRIZEPS4_CFSR_PHYS)
7462 +
7463 +#define BCR_P2V(x)             ((x) - TRIZEPS4_BOCR_PHYS + TRIZEPS4_BOCR_VIRT)
7464 +#define BCR_V2P(x)             ((x) - TRIZEPS4_BOCR_VIRT + TRIZEPS4_BOCR_PHYS)
7465 +
7466 +#define DCR_P2V(x)             ((x) - TRIZEPS4_DICR_PHYS + TRIZEPS4_DICR_VIRT)
7467 +#define DCR_V2P(x)             ((x) - TRIZEPS4_DICR_VIRT + TRIZEPS4_DICR_PHYS)
7468 +
7469 +#ifndef __ASSEMBLY__
7470 +#define ConXS_CFSR             (*((volatile unsigned short *)CFSR_P2V(0x0C000000)))
7471 +#define ConXS_BCR              (*((volatile unsigned short *)BCR_P2V(0x0E000000)))
7472 +#define ConXS_DCR              (*((volatile unsigned short *)DCR_P2V(0x0F800000)))
7473 +#else
7474 +#define ConXS_CFSR             CFSR_P2V(0x0C000000)
7475 +#define ConXS_BCR              BCR_P2V(0x0E000000)
7476 +#define ConXS_DCR              DCR_P2V(0x0F800000)
7477 +#endif
7478 +
7479 +#define ConXS_CFSR_BVD_MASK    0x0003
7480 +#define ConXS_CFSR_BVD1                (1 << 0)
7481 +#define ConXS_CFSR_BVD2                (1 << 1)
7482 +#define ConXS_CFSR_VS_MASK     0x000C
7483 +#define ConXS_CFSR_VS1         (1 << 2)
7484 +#define ConXS_CFSR_VS2         (1 << 3)
7485 +#define ConXS_CFSR_VS_5V       (0x3 << 2)
7486 +#define ConXS_CFSR_VS_3V3      0x0
7487 +
7488 +#define ConXS_BCR_S0_POW_EN0   (1 << 0)
7489 +#define ConXS_BCR_S0_POW_EN1   (1 << 1)
7490 +#define ConXS_BCR_L_DISP       (1 << 4)
7491 +#define ConXS_BCR_CF_BUF_EN    (1 << 5)
7492 +#define ConXS_BCR_CF_RESET     (1 << 7)
7493 +#define ConXS_BCR_S0_VCC_3V3   0x1
7494 +#define ConXS_BCR_S0_VCC_5V0   0x2
7495 +#define ConXS_BCR_S0_VPP_12V   0x4
7496 +#define ConXS_BCR_S0_VPP_3V3   0x8
7497 +
7498 +#define ConXS_IRCR_MODE                (1 << 0)
7499 +#define ConXS_IRCR_SD          (1 << 1)
7500 +
7501 +#endif /* _TRIPEPS4_H_ */
7502 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/udc.h linux-2.6.25-rc4/include/asm-arm/arch/udc.h
7503 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/udc.h    1970-01-01 01:00:00.000000000 +0100
7504 +++ linux-2.6.25-rc4/include/asm-arm/arch/udc.h 2008-02-26 01:20:20.000000000 +0100
7505 @@ -0,0 +1,8 @@
7506 +/*
7507 + * linux/include/asm-arm/arch-pxa/udc.h
7508 + *
7509 + */
7510 +#include <asm/mach/udc_pxa2xx.h>
7511 +
7512 +extern void pxa_set_udc_info(struct pxa2xx_udc_mach_info *info);
7513 +
7514 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/uncompress.h linux-2.6.25-rc4/include/asm-arm/arch/uncompress.h
7515 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/uncompress.h     1970-01-01 01:00:00.000000000 +0100
7516 +++ linux-2.6.25-rc4/include/asm-arm/arch/uncompress.h  2008-03-08 16:11:19.000000000 +0100
7517 @@ -0,0 +1,40 @@
7518 +/*
7519 + * linux/include/asm-arm/arch-pxa/uncompress.h
7520 + *
7521 + * Author:     Nicolas Pitre
7522 + * Copyright:  (C) 2001 MontaVista Software Inc.
7523 + *
7524 + * This program is free software; you can redistribute it and/or modify
7525 + * it under the terms of the GNU General Public License version 2 as
7526 + * published by the Free Software Foundation.
7527 + */
7528 +
7529 +#include <linux/serial_reg.h>
7530 +#include <asm/arch/pxa-regs.h>
7531 +
7532 +#define __REG(x)       ((volatile unsigned long *)x)
7533 +
7534 +#define UART           FFUART
7535 +
7536 +
7537 +static inline void putc(char c)
7538 +{
7539 +       if (!(UART[UART_IER] & IER_UUE))
7540 +               return;
7541 +       while (!(UART[UART_LSR] & LSR_TDRQ))
7542 +               barrier();
7543 +       UART[UART_TX] = c;
7544 +}
7545 +
7546 +/*
7547 + * This does not append a newline
7548 + */
7549 +static inline void flush(void)
7550 +{
7551 +}
7552 +
7553 +/*
7554 + * nothing to do
7555 + */
7556 +#define arch_decomp_setup()
7557 +#define arch_decomp_wdog()
7558 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/vmalloc.h linux-2.6.25-rc4/include/asm-arm/arch/vmalloc.h
7559 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/vmalloc.h        1970-01-01 01:00:00.000000000 +0100
7560 +++ linux-2.6.25-rc4/include/asm-arm/arch/vmalloc.h     2008-02-26 01:20:20.000000000 +0100
7561 @@ -0,0 +1,11 @@
7562 +/*
7563 + * linux/include/asm-arm/arch-pxa/vmalloc.h
7564 + *
7565 + * Author:     Nicolas Pitre
7566 + * Copyright:  (C) 2001 MontaVista Software Inc.
7567 + *
7568 + * This program is free software; you can redistribute it and/or modify
7569 + * it under the terms of the GNU General Public License version 2 as
7570 + * published by the Free Software Foundation.
7571 + */
7572 +#define VMALLOC_END       (0xe8000000)
7573 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch/zylonite.h linux-2.6.25-rc4/include/asm-arm/arch/zylonite.h
7574 --- linux-2.6.25-rc4-orig/include/asm-arm/arch/zylonite.h       1970-01-01 01:00:00.000000000 +0100
7575 +++ linux-2.6.25-rc4/include/asm-arm/arch/zylonite.h    2008-03-08 16:11:19.000000000 +0100
7576 @@ -0,0 +1,44 @@
7577 +#ifndef __ASM_ARCH_ZYLONITE_H
7578 +#define __ASM_ARCH_ZYLONITE_H
7579 +
7580 +#define ZYLONITE_ETH_PHYS      0x14000000
7581 +
7582 +#define EXT_GPIO(x)            (128 + (x))
7583 +
7584 +/* the following variables are processor specific and initialized
7585 + * by the corresponding zylonite_pxa3xx_init()
7586 + */
7587 +struct platform_mmc_slot {
7588 +       int gpio_cd;
7589 +       int gpio_wp;
7590 +};
7591 +
7592 +extern struct platform_mmc_slot zylonite_mmc_slot[];
7593 +
7594 +extern int gpio_backlight;
7595 +extern int gpio_eth_irq;
7596 +
7597 +extern int lcd_id;
7598 +extern int lcd_orientation;
7599 +
7600 +#ifdef CONFIG_CPU_PXA300
7601 +extern void zylonite_pxa300_init(void);
7602 +#else
7603 +static inline void zylonite_pxa300_init(void)
7604 +{
7605 +       if (cpu_is_pxa300() || cpu_is_pxa310())
7606 +               panic("%s: PXA300/PXA310 not supported\n", __FUNCTION__);
7607 +}
7608 +#endif
7609 +
7610 +#ifdef CONFIG_CPU_PXA320
7611 +extern void zylonite_pxa320_init(void);
7612 +#else
7613 +static inline void zylonite_pxa320_init(void)
7614 +{
7615 +       if (cpu_is_pxa320())
7616 +               panic("%s: PXA320 not supported\n", __FUNCTION__);
7617 +}
7618 +#endif
7619 +
7620 +#endif /* __ASM_ARCH_ZYLONITE_H */
7621 diff -NbBur linux-2.6.25-rc4-orig/include/asm-arm/arch-pxa/pxa27x_keypad.h linux-2.6.25-rc4/include/asm-arm/arch-pxa/pxa27x_keypad.h
7622 --- linux-2.6.25-rc4-orig/include/asm-arm/arch-pxa/pxa27x_keypad.h      2008-03-08 18:26:06.000000000 +0100
7623 +++ linux-2.6.25-rc4/include/asm-arm/arch-pxa/pxa27x_keypad.h   2008-03-08 16:22:35.000000000 +0100
7624 @@ -53,4 +53,6 @@
7625
7626  #define KEY(row, col, val)     (((row) << 28) | ((col) << 24) | (val))
7627
7628 +extern void pxa_set_keypad_info(struct pxa27x_keypad_platform_data *info);
7629 +
7630  #endif /* __ASM_ARCH_PXA27x_KEYPAD_H */
7631